CN111199967A - 半导体装置 - Google Patents

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CN111199967A
CN111199967A CN201911057017.XA CN201911057017A CN111199967A CN 111199967 A CN111199967 A CN 111199967A CN 201911057017 A CN201911057017 A CN 201911057017A CN 111199967 A CN111199967 A CN 111199967A
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CN201911057017.XA
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卢麒友
庄惠中
田丽钧
苏品岱
柯宜欣
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
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    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

一种半导体装置包含至少一个修饰单元块，修饰单元块包含修饰支座区域，其中修饰支座区域具有第一带状主动区域，第一带状主动区域沿平行于垂直支座边缘的第一轴线布置，以相邻设置于其他单元块(包含非标准、标准以及修饰单元块)并形成垂直支座。提供于修饰支座区域中的结构改善了位于修饰单元块与相邻的单元块之间的结构与装置密度匹配，进而减少位于垂直支座单元块之间的对空白区域的需求，并减小装置总面积及提升单元密度。

Description

半导体装置
技术领域
本揭露是有关于一种半导体装置。
背景技术
半导体集成电路(integrated circuit,IC)产业随着IC材料与设计的进步而持续经历快速成长，并产出连续数代的ICs，且与每一代与其前一代相比，具有更小的几何尺寸及较复杂的电路。为了提供设计的功能密度，用于生产新一代ICs的相关布局、装置结构以及制程的复杂性相应提升。
先进的图案化及蚀刻制程的表现受到与所制造的特定IC装置布局配置相关的密度梯度效应(density gradient effects,DGE)影响。在IC装置布局期间的考量以及功能性与非功能性结构的相对位置、高度与密度的调整，减少一些密度梯度效应并改善最终ICs的均匀性与性能，且减少晶圆面积并增加晶圆密度。
发明内容
一种半导体装置包含第一修饰单元块以及第二单元块。第一修饰单元块具有第一修饰支座区域。第二单元块具有第二支座区域。第一修饰单元块与第二单元块布置以形成垂直支座。第一修饰支座区域包含第一带状主动区域，沿平行于垂直支座的边缘的第一轴线布置。第一修饰支座区域直接相邻于第二支座区域以减小由第一修饰单元块及第二单元块占据的装置总面积。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。在附图中，除非上下文另有说明，否则相同的附图标记表示相似的元件或步骤。附图中元件的尺寸和相对位置不一定按比例绘制。实际上，为了清楚地讨论，可以任意增加或减少各种特征的尺寸。
图1是包含两个标准单元块区域的初始集成电路布局的平面图；
图2A及图2B绘示根据一些实施例的图1的部分N型与P型标准单元块边界配置的剖面图；
图3A至图3C是根据一些实施方式的各种N型边界配置的剖面图；
图4A至图4C是根据一些实施例的P型边界配置的剖面图；
图5是根据一实施例的包含两个修饰标准单元块区域的初始集成电路布局的平面图；
图6A是根据一实施例的修饰的顶部与底部区域的标准单元块，且图6B是标准单元块结构的平面放大图；
图7A是根据一实施例的修饰的顶部与底部区域的标准单元块，且图7B是标准单元块结构的平面放大图；
图8A是根据一实施例的修饰的顶部与底部区域的标准单元块，且图8B是标准单元块结构的平面放大图；
图9A是根据一实施例的垂直邻接非标准单元块的修饰的顶部与底部区域的标准单元块，且图9B是支座结构的平面放大图；
图10A是根据一实施例的水平邻接非标准单元块的修饰的顶部与底部区域的标准单元块，且图10B是支座结构的平面放大图；
图11A是根据一实施例的垂直邻接第二标准单元块的修饰的顶部与底部区域的第一标准单元块，且图11B是支座结构的平面放大图；
图12A是根据一实施例的水平邻接第二标准单元块的修饰的顶部与底部区域的第一标准单元块，且图12B是支座结构的平面放大图；
图13是根据一些实施例的修饰IC设计布局的方法的流程图，以根据一些实施例包含修饰标准单元块；
图14是根据一些实施例的用于IC设计布局修饰操作的电子制程管制(electronicprocess control,EPC)系统；
图15是根据一些实施例的集成电路的制造过程的流程图；
图16A是包含两个标准单元块区域的初始集成电路布局的平面图，且图16B是包含两个修饰单元块区域的初始集成电路布局的平面图。
【符号说明】
100：集成电路设计布局
102a：上标准单元块
102b：下标准单元块
104：外围边界区域
106：上下支座区域
108o、108i：空白空间
120：非标准单元
106o：上下外支座区域
106i：上下内支座区域
200A：N型标准单元块边界配置
200B：P型标准单元块边界配置
204n'：组合
204n、204n"：高度
212n：主动区域
216n：基板区域
218n：上边界区域
204p'：组合
204p、204p"：高度
212p：主动区域
216p：基板区域
218p：上边界区域
300A：N型标准单元块边界配置
300B：N型标准单元块边界配置
300C：N型标准单元块边界配置
312n：主动区域
314n：基板区域
316n：上边界区域
318n：修饰上边界区域
400A：P型标准单元块边界配置
400B：P型标准单元块边界配置
400C：P型标准单元块边界配置
412p：主动区域
414p：基板区域
416p：上边界区域
418p：修饰上边界区域
500：集成电路设计布局
502a：上标准单元块
502b：下标准单元块
504：外围边界区域
504o：外围边界区域
504i：内围边界区域
506：支座区域
506o：外支座区域
506i：内支座区域
520：非标准单元
600A：修饰标准单元
600B：平面放大图
602：标准单元块
606a：顶部支座区域
606b：底部支座区域
608a、608b：带状主动区域
610a：长主动区域
612a：短主动区域
700A：修饰标准单元
700B：平面放大图
702：标准单元块
706a：顶部支座区域
706b：底部支座区域
708a：连续外围氧化物定义的主动区域
708b：连续外围氧化物定义的主动区域
710a：长主动区域
712a：短主动区域
714：导电结构
716：过渡区域
800A：修饰标准单元
800B：平面放大图
802a：第一标准单元块区域
802b：第二标准单元块区域
806a、806b：顶部支座区域
806c：底部支座区域
808a、808b、808c：带状主动区域
810a、810b、810c：长主动区域
812a、812b、812c：短主动区域
814：导电结构
816：过渡区域
900A：平面图
900B：平面放大图
902：修饰标准单元块
906：修饰支座区域
908：非标准单元块
911a、911b、911c：主动区域
912：区域
914a、914b：间隔
916：间隔距离
917a、917b：带状主动区域
917c：短主动区域
918a、918b：宽度
1000A：平面图
1000B：平面放大图
1002：修饰标准单元块
1008：非标准单元块
1011a、1011b：主动区域
1012：区域
1014a、1014b：导电结构
1016：过渡区域
1017a：带状主动区域
1017b：长主动区域
1017c：短主动区域
1100A：平面图
1100B：平面放大图
1102a、1102b：修饰标准单元块
1106a、1106b：修饰支座区域
1108：标准单元块
1108a、1108b：带状主动区域
1108c：短主动区域
1112：区域
1116：间隔距离
1200A：平面图
1200B：平面放大图
1202a、1202b：修饰标准单元块
1206a：修饰支座区域
1212：区域
1214a、1214b：导电结构
1216：过渡区域
1217a：带状主动区域
1217c：短主动区域
CPP：单元多节距
2A-2A、2B-2B：线段
1300：方法
1302、1304、1306、1308、1310、1312、1314、1316、1318、1320：操作
1400：电子制程管制系统
1402：硬件处理器
1404：非暂时性计算机可读存储介质
1406：计算机程序码
1408：控制演算法、标准单元块、替代标准单元块、均匀性演算法、布局数据
1410：使用者界面(user interface,UI)
1412：输入/输出接口
1414：网络接口
1416：网络
1418：总线
1500：集成电路制造系统
1520：设计室
1522：集成电路设计布局图
1530：遮罩室
1532：数据准备
1544：遮罩制造
1550：制造商/前端/代工厂
1552：晶圆制造
1553：晶圆
1560：集成电路装置
具体实施方式
以下揭露内容提供了用于实现所描述主题的不同特征的许多不同实施例或示例。以下描述元件和配置的具体示例以简化本说明书。当然，这些仅仅为示例，而不为限制性的。例如，在以下描述中，在第二特征之上或上方形成第一特征可以包含其中第一特征和第二特征以直接接触形成的实施例，并且还可以包含其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征不直接接触的实施例。另外，本揭露可以在各种示例中重复参阅数字及/或文字。此重复为为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例及/或配置之间的关系。
此外，这里可以使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在涵盖使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
根据一些实施例，修饰标准单元的边界区域的结构将使得密度梯度效应(densitygradient effects,DGE)减小并改善产量、制程性能以及布局操作。根据一些实施例，标准单元的边界区域被设计为用以合并及/或补偿在集成电路(integrated circuit,IC)布局设计上位于两个相邻主动区域之间的各种类型的主动区域邻接变化。根据一些实施例，并入具有修饰的边界区域的标准单元有助于改善相邻主动区域(active region,AR)之间的过渡，并同时减少对开放区域(空白空间)及/或位于主动区域之间的过渡或虚设单元的使用。这有助于减小包含具有修饰的边界区域的标准单元的整体装置尺寸。
图1是包含两个标准单元块102a、102b的初始集成电路布局的平面图。上标准单元块102a包含外围边界区域104以及上下支座区域106。上标准单元块102a透过非功能空间或“空白”空间108o与下标准单元块102b分开。在一些实施例中，空白空间108o不具有任何装置。在一些实施例中，空白空间108o包含虚设装置。下标准单元块102b布置在非标准单元(例如，静态随机存取记忆体(static random access memory,SRAM)120)周围，并且同时包含外围边界区域104o及内围边界区域104i。下标准单元块102还包含上下外支座区域106o以及上下内支座区域106i。非标准单元120亦透过非功能性空白空间108i与周围的下标准单元块102b隔开。空白空间108o、108i的存在倾向于降低所得集成电路布局的装置密度。
图2A及图2B绘示根据一些实施例的图1的部分N型与P型标准单元块边界配置200A、200B的剖面图。
在图2A中，在一些实施例中，沿图1的线段2A-2A截取的N型标准单元块边界配置200A包含主动区域212n、基板区域214n及上边界区域216n(例如，PP/VT_P区域)。主动区域212n与基板区域214n的组合204n'对应标准单元高度，且上边界区域216n具有高度204n"使得标准单元块边界配置具有超过相邻标准单元块本体高度的高度204n。
在图2B中，在一些实施例中，沿图1的线段2B-2B截取的P型标准单元块边界配置200B包含主动区域212p、基板区域214p及上边界区域216p(例如，PP/VT_P区域)。主动区域212p与基板区域214p的组合204p'对应标准单元高度，且上边界区域216p具有高度204p"使得标准单元块边界配置具有超过相邻标准单元块本体高度的高度204p。在一些情况下，延伸超出单元块边界的部分标准单元块会抑制标准单元的直接邻接，从而降低了减小包含N型与P型标准单元块的装置尺寸的能力。
图3A至图3C是根据一些实施方式的各种N型边界配置的剖面图。根据
图3A的一些实施例，N型标准单元块边界配置300A包含主动区域312n、基板区域314n及修饰上边界区域318n(例如，逻辑运算传输层(NPVT_Transform))。NPVT_Transform名称表示在图形数据库系统(graphic database systems,GDS)中使用的标记层，标记层用于指定标准单元块上的可重新配置的区域，其最终结构由集成电路布局的配置决定。对于标准单元块上的N型边界，若没有支座结构，则将NPVT_Transform区域配置并处理为PP/VT_P结构；或者，若存在支座结构，则NPVT_Transform区域将不包含功能结构。相反地，对于标准单元块上的P型边界，若没有支座结构，则将NPVT_Transform区域配置并处理为NP/VT_N结构；或者，若存在支座结构，则NPVT_Transform区域将不包含功能结构。在所有修饰标准单元块中一致使用逻辑运算传输层318n有助于确保两个邻接的边界区域的形貌(即单元高度、单元电压及/或单元密度)相同(或至少更好地匹配)。主动区域312n与基板区域314n的组合对应于标准单元高度，且修饰上边界区域318n的高度使得标准单元块边界配置超出相邻标准单元区域的本体的高度。
根据图3B的一些实施例中，N型标准单元块边界配置300B包含主动区域312n、基板区域314n及上边界区域316n(例如，PP/VT_P层)。主动区域312n与基板区域314n的组合对应于标准单元高度，且上边界区域316n的高度使得标准单元块边界配置超出相邻标准单元区域的本体的高度。
根据图3C的一些实施例中，N型标准单元块边界配置300C仅包含主动区域312n及基板区域314n。主动区域312n与基板区域314n的组合对应于标准单元高度。
图4A至图4C是根据一些实施例的P型边界配置的剖面图。根据图4A的一些实施例中，P型标准单元块边界配置400A包含主动区域412p、基板区域414p及修饰上边界区域418p(例如，逻辑运算传输层)。在所有修饰标准单元块中一致使用逻辑运算传输层418p有助于确保两个邻接的边界区域的形貌(即单元高度)相同。主动区域412p与基板区域414p的组合对应于标准单元高度，且修饰上边界区域418p的高度使得标准单元块边界配置超出相邻标准单元区域的本体的高度。
根据图4B的一些实施例中，P型标准单元块边界配置400B包含主动区域412p、基板区域414p及上边界区域416p(例如，PP/VT_P层)。主动区域412p与基板区域414p的组合对应于标准单元高度，且上边界区域416p的高度使得标准单元块边界配置超出相邻标准单元区域的本体的高度。
根据图4C的一些实施例中，P型标准单元块边界配置400C仅包含主动区域412p及基板区域414p。主动区域412p与基板区域414p的组合对应于标准单元高度。
图5是根据一实施例的包含两个修饰标准单元块区域的初始集成电路布局的平面图，其中两个标准单元块502a、502b被并入被修饰为包含逻辑运算传输层边界区域的标准单元块边界配置，以建立修饰标准单元，且逻辑运算传输层边界区域具有带状主动区域。修饰标准单元允许消除或减少使用于先前支座区域配置中的“空白”空间，进而减小IC设计布局所需的面积。上标准单元块502a包含外围边界区域504及垂直基座区域506。然而，透过使用修饰上边界区域，在上标准单元块502a的基座区域506与下标准单元块502b的外基座区域506o之间的无功能的空隙或“空白”空间可被减少或避免。此外，透过在内支座区域506i中使用修饰上边界区域，在下标准单元块502b的内周围与任何非标准单元520(例如，SRAM)之间的非功能性空隙或“空白”空间可被减少或避免。与图1的IC设计布局100相比，是将空白空间108o、108i消除或减小以获得如图5的减小面积的IC设计布局，进而减小所得到的IC设计布局尺寸及增加所得到的IC设计布局的密度。
图6A是以顶部与底部支座区域606a、606b修饰后的标准单元块602的平面图，其中顶部与底部支座区域606a、606b包含修饰上边界区域(例如，具有带状主动区域的逻辑操作传输层)，以建立修饰标准单元600A。图6B是图6A中部分的修饰标准单元块结构的平面放大图600B，以提供有关于修饰上边界区域配置的更多细节。
在顶部与底部支座区域606a、606b中使用的修饰上边界区域包含至少一个带状主动区域608a、608b(亦称作氧化物定义(oxide defined,OD)区域、主动区域(active area,AA)、扩散区域(diffusion region,DR)或在某些情况下为源/漏区(S/D))，位于修饰标准单元块的对应的支座区域的外围(或外边缘)。带状主动区域608a、608b实质上在整个标准单元块602上延伸。从带状主动区域向内，在一些实施例中，修饰上边界区域包含至少一排长主动区域610a，且从长主动区域610a向内延伸，包含至少一排短主动区域612a。长主动区域610a的长度大于短主动区域612a的长度，但小于带状主动区域608a、680b的长度。在一些实施例中，成排的长主动区域610a与成排的短主动区域612a交替配置。在一些实施例中，由带状主动区域608a向内间隔开多个成排的长主动区域610a，并由长主动区域610a向内间隔开多个成排的短主动区域612a。
图7A是以顶部与底部支座区域706a、706b修饰的标准单元块702的平面图，其中顶部与底部支座区域706a、706b包含修饰上边界区域(例如，具有带状主动区域的逻辑操作传输层)，以建立修饰标准单元700A。图7B是图7A中部分的修饰标准单元块结构的平面放大图700B，以提供有关于修饰上边界区域配置的更多细节。
在顶部与底部支座区域706a、706b中使用的修饰上边界区域包含至少一个连续外围氧化物定义的主动区域708a、708b，位于修饰标准单元块上的对应的支座区域。从带状主动区域向内，在一些实施例中，修饰上边界区域包含至少一排长主动区域710a，且从长主动区域710a向内，包含至少一排短主动区域712a。在一些实施例中，成排的长主动区域710a与成排的短主动区域712a交替配置。在一些实施例中，由带状主动区域708a向内间隔开多个成排的长主动区域710a，并由长主动区域710a向内间隔开多个成排的短主动区域712a。
除了图7B所提供的根据各种实施例的顶部与底部支座区域706a、706b，在一些实施例中，顶部与底部支座区域706a、706b还包含过渡区域716。在过渡区域716中，至少一些向内设置的长主动区域710a及短主动区域712a被多个导电结构714(例如，多晶硅结构)代替，导电结构714垂直于成排的各种主动区域710a、712a的剩余部分布置。在一些实施例中，包含导电结构的过渡区域的总宽度在单元多节距(cell poly pitch,CPP)的2至3倍之间。特定IC设计布局的CPP值由制造过程的适用设计规则决定，此规则将用于制造与最终IC设计布局相对应的IC。然而，不论过渡区域的配置如何，至少最外部的连续外围氧化物定义的主动区域708a被保持并不中断地延伸跨过过渡区域。
图8A是包含第一及第二标准单元块区域802a、802b的非矩形标准单元块的俯视图，其中每个标准单元块区域802a、802b包含修饰的顶部及底部支座区域806a、806b、806c。每个顶部及底部支座区域806a、806b、806c包含一个修饰标准单元块边界配置，修饰标准单元块边界配置包含修饰上边界区域(例如，具有带状主动区域的逻辑操作传输层)，以建立修饰标准单元800A。
图8B是图8A中部分的修饰标准单元块结构的平面放大图800B，以提供有关于修饰上边界区域配置的更多细节。
在顶部及底部支座区域806a、806b、806c中使用的修饰上边界区域包含至少一个带状主动区域808a、808b、808c，位于修饰标准单元块上的对应的支座区域。从带状主动区域向内，在一些实施例中，修饰上边界区域包含至少一排长主动区域810a，且从长主动区域810a向内，包含至少一排短主动区域812a。在一些实施例中，成排的长主动区域810a与成排的短主动区域812a交替配置。在一些实施例中，由带状主动区域808a向内间隔开多个成排的长主动区域810a，并由长主动区域810a向内间隔开多个成排的短主动区域812a。
除了图8B所提供的根据各种实施例的顶部及底部支座区域806a、806b，在一些实施例中，顶部及底部支座区域806a、806b还包含延伸于标准单元块区域802a、802b之间的过渡区域816。在过渡区域816中，至少一些向内设置的长主动区域810a及短主动区域812a被多个导电结构814(例如，多晶硅结构)代替，导电结构814垂直于成排的各种主动区域810a-c、812a-c的剩余部分布置。在一些实施例中，包含导电结构的过渡区域的总宽度在单元多节距的2至4倍之间。然而，不论过渡区域的配置如何，至少最外部的带状主动区域808a-c被保持并于延伸至过渡区域(于那些过渡区域816终止于一个或多个连续但隔开的主动区域808a、808b的实施例中)，且不间断地横跨过渡区域(于那些过渡区域816相对于一个或多个带状主动区域808c处于中间位置的实施例中)。在一些实施例中，过渡区域816在相邻于第一标准单元块区域802a的顶部定义垂直边界，而在其他实施例中，过渡区域816仅在第一标准单元块区域802a的底部与相邻的第二标准单元块区域802b的垂直边界之间延伸(未绘示)。
图9A是垂直邻接于非标准单元块的标准单元块的平面图900A，图9B是支座结构的平面放大图900B。图9A的实施例包含修饰标准单元块902，修饰标准单元块902包含至少一个修饰支座区域906，垂直邻接于非标准单元块908(例如，具有带状主动区域的逻辑操作传输层)以建立修饰标准单元。图9B是根据一些实施例的区域912的支座结构的平面放大图900B。
在修饰支座区域906中使用的修饰上边界区域包含至少一个带状主动区域917a、917b，位于在修饰标准单元块902上的修饰支座区域906的外围。在一些实施例中，带状主动区域的宽度918a、918b约为2至3个鳍片宽度。IC设计布局的鳍片宽度由制造过程的适用设计规则决定，此规则将用于制造与最终IC设计布局相对应的IC。从带状主动区域向内，在一些实施例中，修饰上边界区域包含至少一排长主动区域(未绘示)，且从带状主动区域917a、917b及/或长主动区域向内，包含至少一排短主动区域917c。
修饰标准单元块902的对面是非标准单元块908，非标准单元块908具有位于支座区域外围及非标准单元块908上且包含一系列主动区域911a、911b、911c的边界区域。在一些实施例中，非标准单元块908上的主动区域的间隔914a、914b为至少约2个鳍片宽度。IC设计布局的鳍片宽度由制造过程的适用设计规则决定，此规则将用于制造与最终IC设计布局相对应的IC。在一些实施例中，修饰标准单元块902与非标准单元块908以约0.3μm级距的间隔距离916间隔开来。
图10A是水平邻接于非标准单元块的标准单元块的平面图1000A，图10B是支座结构的平面放大图1000B。图10A的实施例包含修饰标准单元块1002水平邻接于非标准单元块1008。
图10B是根据一些实施例的区域1012的支座结构的平面放大图1000B，其中修饰标准单元块包含一个过渡区域1016，且其中至少一些向内设置的带状主动区域1017a、长主动区域1017b及/或短主动区域1017c由多个导电结构1014a(例如，多晶硅结构)代替，且导电结构1014a垂直于成排的各种主动区域1017a-c的剩余部分布置。在一些实施例中，包含导电结构的过渡区域的总宽度在单元多节距的2至6倍之间，取决于修饰标准单元块1002上具有的部分的过渡区域。
修饰标准单元块1002的对面是非标准单元块1008，非标准单元块1008具有位于支座区域外围及非标准单元块1008上且包含一系列主动区域1011a、1011b的边界区域。在一些实施例中，非标准单元块1008包含至少一部份的过渡区域1016，其中至少一些主动区域1011a、1011b由多个导电结构1014b(例如，多晶硅结构)代替，且导电结构1014a垂直于成排的各种主动区域1011a-b的剩余部分布置。在一些实施例中，包含导电结构的过渡区域1016的总宽度在单元多节距的2至6倍之间，取决于非标准单元块1008上具有的部分的过渡区域。在一些实施例中，过渡区域1016的总宽度在修饰标准单元块1002和非标准单元块1008之间均匀分配。在其他实施例中，过渡区域1016的总宽度包含由修饰标准单元块1002与非标准单元块贡献的不相等的过渡区域(例如，各贡献的比例为4∶1至1∶4)。
图11A是具有包含逻辑运算传输层的修饰顶部及底部区域的第一标准单元块，以建立垂直于第二标准单元块的修饰标准单元的平面图1100A，其中逻辑运算传输层具有带状主动区域。图11B是支座结构的平面放大图。图11A的实施例包含一对顶部及底部修饰标准单元块1102a、1102b，其中至少一个修饰支座区域1106a、1106b垂直邻接于其他标准单元块1108。图11B是根据一些实施例的区域1112的支座结构的平面放大图1100B。
在修饰支座区域1106a、1106b中使用的修饰顶部边界区域包含位于修饰支座区域1106a、1106b的外围及修饰标准单元块1102a、1102b上的至少一个带状主动区域1108a、1108b。在一些实施例中，带状主动区域的宽度约为2至3个鳍片宽度。IC设计布局的鳍片宽度由制造过程的适用设计规则决定，此规则将用于制造与最终IC设计布局相对应的IC。
从带状主动区域向内，在一些实施例中，修饰上边界区域包含至少一排长主动区域(未绘示)，且从带状主动区域1108a、1108b及/或长主动区域向内，包含至少一排短主动区域1108c。在一些实施例中，修饰标准单元块1102a、1102b的邻接边界之间的相容性提升允许非标准单元块之间以约0.1至0.03μm的间隔距离1116来间隔开。
图12A是根据一些实施例的水平邻接于其他标准单元块的标准单元块的平面图1200A，图12B是支座结构的平面放大图1200B。图12A的实施例包含修饰标准单元块1202a、1202b水平邻接配置。
图12B是根据一些实施例的区域1212的支座结构的平面放大图1200B，其中修饰标准单元块包含一个过渡区域1216，且其中至少一些向内设置的带状主动区域1217a、长主动区域1217b及/或短主动区域1217c由多个导电结构1214a、1214b(例如，多晶硅结构)代替，且导电结构1214a、1214b垂直于成排的各种主动区域1217a-c的剩余部分布置。在一些实施例中，包含导电结构的过渡区域1216的总宽度在单元多节距的2至3倍之间，取决于修饰标准单元块1202a、1202b上具有的部分的过渡区域。在一些实施例中，过渡区域1216的总宽度在修饰标准单元块1202a、1202b之间均匀分配。在其他实施例中，过渡区域1216的总宽度包含由各修饰标准单元块1202a、1202b贡献的不相等的过渡区域(例如，各贡献的比例为4∶1至1∶4)。
图13是根据一些实施例的方法1300的流程图，方法1300用于改善位于两相邻单元块上的支座结构间边界结构的均匀性，并减少由于IC设计布局的相邻区域中因结构密度不匹配(即位于与垂直及/或水平支座结构及相邻单元区域相关的冲击区域(已知或预期将发生图案、蚀刻及/或沉积效应的区域)中具有明显较高或较低的结构密度或结构配置的结构(例如，单元高度、线路宽度、及/或线路间隔(集体形貌)))而导致的密度梯度效应的降低效应。
在一些实施例中，评估外围结构的相对结构密度与形貌将允许使用一种或多种修饰标准单元块来减小密度梯度效应。根据一些实施例，透过识别与补偿密度梯度效应及不匹配的结构密度及/或形貌相关的其他影响、IC设计布局的修饰以及在结构密度与形貌均匀性方面的相关改进，将改善所得半导体装置的处理及/或主动结构的均匀性，从而增加半导体装置达到或超过设计规格的可能性。
根据图13的方法1300的实施例，在操作1302中，检索包含标准单元块及其他(非标准)单元块的初步IC设计布局，以进行评估。在操作1304中，评估初步IC设计文件以识别包含至少一个标准单元块的垂直支座(vertical abutments,VA)。操作1306涉及有关于已成功识别出的垂直支座的程度的查询。若已识别出的垂直支座少于全部，则方法1300从操作1306分支到操作1308，以便识别下一个垂直支座以进行评估。当已识别出所有的垂直支座时，方法1300分支到操作1310，用于分析所识别出的垂直支座以识别形貌不匹配。对于在操作1310中被识别为包含超过预定设计阈值的形貌不匹配的该些垂直支座，方法1300进行到操作1312，在此期间，将具有带状主动区域的逻辑运算传输层边界区域的修饰标准单元块选择性地替换至IC设计文件中。在操作1312中所选择的替代标准单元块提供与正被替代的标准单元块相同的功能，同时减少替代标准单元块与邻接单元块之间的形貌不匹配。
在一些实施例中，替代标准单元块数据库可被设计者选择及/或修饰，以用于IC布局设计中。数据库中可使用的每个修饰标准单元块均已通过复杂的高级技术规则检查(DRC)，且将有助于解决IC布局设计中发现的至少一种标准单元块支座的差异。根据一些实施例的修饰标准单元块提供用于匹配及/或逼近相邻主动区域的一个或多个参数(例如，栅极长度、栅极密度及/或工作电压(VDD)类型)的一系列选项，以用于设置在各种主动区域的组合之间。
在一些实施例中，包含例如去耦合电容器(decoupling capacitor,DCAP)区域以及替代标准单元块的IC设计提供了用于匹配及/或逼近相邻主动区域的一个或多个参数(例如，位于支座区域中的单元高度、栅极长度、栅极密度、不同掺杂、结构及/或工作电压(VDD)类型)的一系列选项。根据一些实施例，使用替代标准单元块允许设计者实现跨IC布局设计的支座区域的多晶硅/主动区域密度更好的匹配。这种改进的配置匹配减少至少支座区域内的密度梯度效应，并提高了由这种修饰设计制造的装置的产率及/或可靠性。
在一些实施例中，包含例如去耦合电容器(decoupling capacitor,DCAP)区域以及替代标准单元块的IC设计提供了用于匹配及/或逼近相邻主动区域的一个或多个参数(例如，位于支座区域中的单元高度、栅极长度、栅极密度、不同掺杂、结构及/或工作电压(VDD)类型)的一系列选项。根据一些实施例，使用替代标准单元块允许设计者实现跨IC布局设计的支座区域的多晶硅/主动区域密度更好的匹配。这种改进的配置匹配减少至少支座区域内的密度梯度效应，并提高了由这种修饰设计制造的装置的产率及/或可靠性。
由于替代标准单元块的实施例结合了已知及/或预期类型的支座差异的特定设计规则，因此简化了高级技术规则检查更新修订与节点到节点的移植，并能够在替代标准单元块设计的家族或数据库中高效地进行制造。在一些实施例中，修饰标准单元块设计的数据库(例如，被修饰为合并具有带状主动区域的逻辑运算传输层的支座区域的该些设计)将包含适用于支座区域的修饰标准单元块相邻核心、输入/输出及/或去耦合电容器主动区域以及使用不同工作电压的主动区域。举例来说，在一些实施例中，IC布局设计并入标准阈值电压(standard threshold voltage,SVT)，低阈值电压(low threshold voltage,LVT)及/或超低阈值电压(ultralow threshold voltage,ULVT)区域或被配置用于提供适合于各种阈值电压的结构的标准单元块。根据一些实施例的替代标准单元块的配置将被修饰，使得替代标准单元块可用于位于第一及第二主动区域之间的每种类型的操作电压支座，如下表1所示。
Figure BDA0002256795940000171
表1
根据表1，举例来说，若将第一主动区域配置为进行低压操作(LVT)，将相邻的第二主动区域配置为进行超低压操作(ULVT)，则在一些实施例中，将修饰标准单元块置于第一主动区域与第二主动区域之间在一些实施例中，将导致低阈值电压结构与超低阈值电压结构两者的组合，即LVT/ULVT配置，其中修饰标准单元块具有被配置为适合于邻近低阈值电压结构与超低阈值电压区域的支座区域。
在操作1314中，评估修饰后的IC设计布局的总体结构/装置密度均匀性。操作1316涉及有关于操作1314的均匀性评估满足预定均匀性目标值的程度的查询。若均匀性评估得分低于均匀性目标值，则方法1300分支回到操作1312，以透过选择性替换那些对整体减少评估分数具有相对较大贡献的定义支座替代标准单元块，以改善替代标准单元块的选择。
对于通过一致性评估的该些修饰IC设计布局，在一些实施例中，方法1300包含选择性操作1318，在选择性操作1318中，产生与通过的修饰IC设计布局相对应的送交数据文件(tape out data file)。对于产生送交数据文件的该些修饰IC设计布局，送交数据文件将根据通过的修饰IC设计布局被用于制造半导体装置。
在一些实施例中，将评估修饰后的装置布局的支座区域中的结构密度和形貌均匀性。在满足结构密度及/或形貌均匀性目标值的情况下，修饰后的IC设计布局将被批准用于送交，并在最终允许选择性地制造相应的IC装置。在一些实施例中，在不满足结构密度及/或地形均匀性目标值的该些情况下，将评估各个替代标准单元块的性能以识别性能最差的替代标准单元块。接着，对这些性能低的替代标准单元块进行修饰或替换，以提高IC设计布局的整体结构密度及/或形貌均匀性。
图14是根据一些实施例的电子制程管制(electronic process control,EPC)系统1400的方块图。根据一个或多个实施例，本文描述的产生单元布局图的方法是可以实现的，例如，使用电子制程管制系统1400来实现。在一些实施例中，电子制程管制系统1400是一般的计算机装置，包含硬件处理器1402及非暂时性计算机可读存储介质1404。非暂时性计算机可读存储介质1404被编码(即存储)计算机程序码(或指令)1406(即一组可执行指令)。由硬件处理器1402执行的计算机程序码1406(至少部分地)代表电子制程管制工具，根据一个或多个处理及/或方法，该电子制程管制工具实现部分或全部的本文所描述的方法。
硬件处理器1402透过总线1418电性连接到非暂时性计算机可读存储介质1404。硬件处理器1402也透过总线1418电性连接到输入/输出(input/output,I/O)接口1412。网络接口1414亦透过总线1418电性连接到硬件处理器1402。网络接口1414连接到网络1416，以便硬件处理器1402及暂时性计算机可读存储介质1404经由网络1416连接到外部元件。硬件处理器1402配置为执行编写在暂时性计算机可读存储介质1404中的计算机程序码1406，以使得电子制程管制系统1400可用于执行所提到的部分或全部的处理及/或方法。在一个或多个实施例中，硬件处理器1402是中央处理单元(central processing unit,CPU)、多处理器、分布式处理系统、专用集成电路(application specific integrated circuit,ASIC)及/或合适的处理单元。
在一个或多个实施例中，暂时性计算机可读存储介质1404是电、磁、光、电磁、红外及/或半导体系统(或装置或设备)。举例来说，暂时性计算机可读存储介质1404包含半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(random access memory,RAM)、只读存储器(read-only memory,ROM)、刚性磁盘及/或光盘。在使用光盘的一个或多个实施例中，暂时性计算机可读存储介质1404包含光盘只读存储器(compact disk-read onlymemory,CD-ROM)、光盘读/写光盘(compact disk-read/write,CD-R/W)及/或数字视频光盘(digital video disc,DVD)。
在一个或多个实施例中，暂时性计算机可读存储介质1404储存计算机程序码1406，该计算机程序码1406被配置为使电子制程管制系统1400(其中这种执行(至少部分地)表示电子制程管制工具可用于执行部分或全部提到的处理及/或方法。在一个或多个实施例中，暂时性计算机可读存储介质1404还储存有助于执行部分或全部所述处理或方法的信息。在一个或多个实施例中，暂时性计算机可读存储介质1404储存处理控制数据1408，在一些实施例中，其包含控制演算法、主动区域数据、过渡单元数据、均匀性算法、布局数据以及常数、目标范围、设定点以及基于各种处理的控制用于启用统计处理控制(statisticalprocess control,SPC)及/或模型预测控制(model predictive control,MPC)的代码。
电子制程管制系统1400包含输入/输出接口1412。输入/输出接口1412耦合到外部电路。在一个或多个实施例中，输入/输出接口1412包含键盘、小键盘、鼠标、轨迹球、触控板、触摸屏及/或游标方向键，用于将信息及命令传达给硬件处理器1402。
电子制程管制系统1400还包含耦合到硬件处理器1402的网络接口1414。网络接口1414允许电子制程管制系统1400与一个或多个其他计算机系统连接到的网络1416连接。网络接口1414包含无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个电子制程管制系统1400中实现部分或全部所述处理及/或方法。
电子制程管制系统1400被配置为透过输入/输出接口1412接收信息。透过输入/输出接口1412接收的信息包含一个或多个指令、数据、设计规则、处理性能历史、目标范围、设定点及/或其他参数供硬件处理器1402处理。信息透过总线1418传输到硬件处理器1402。电子制程管制系统1400配置为透过输入/输出接口1412接收与使用者界面(user interface,UI)相关的信息。信息被储存在暂时性计算机可读存储介质1404中作为使用者界面1440。
在一些实施例中，所述处理及/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所述处理及/或方法的部分或全部被实现为作为部分的附加软件应用程序的软件应用程序。在一些实施例中，所述处理及/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的处理及/或方法中的至少一个被实现为作为部分的电子制程管制工具的软件应用。在一些实施例中，所提到的处理及/或方法的部分或全部被实现为电子制程管制系统1400所使用的软件应用。
在一些实施例中，这些处理被实现为储存在非暂时性计算机可读存储介质中的程序的功能。非暂时性计算机可读存储介质的示例包含但不限于外部/可移动及/或内部/内置存储或记忆单元，例如，如数字视频光盘的一个或多个光盘、如硬盘的磁盘、如随机存取存储器、只读存储器、存储卡等的半导体存储器。
图15是根据一些实施例的集成电路制造系统1500以及与其相关的IC制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1500来制造至少一个(A)一个或多个半导体遮罩或(B)半导体集成电路的层中的至少一个元件。
在图15中，IC制造系统1500包含整体(例如，设计室1520、遮罩室1530及IC制造商(fabricator,fab)1550)于与制造IC装置1560有关的设计、开发、制造周期及/或服务中相互交互作用。IC制造系统1500中的实体透过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网及互联网。通信网络包含有线及/或无线通信通道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务及/或从其接收服务。在一些实施例中，设计室1520、遮罩室1530及ICfab1550中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室1520、遮罩室1530及IC fab 1550中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)1520生成IC设计布局图1522。IC设计布局图1522包含为IC装置1560设计的各种几何图案。几何图案对应于金属、氧化物或半导体层的图案，构成欲制造的IC装置1560的各种组件。各个层组合形成各种IC特征。例如，部分的IC设计布局图1522包含各种IC特征，例如主动区域、栅电极、源极即漏极、层间互连的金属线或通孔以及焊垫用的开口，用于半导体基板(例如硅晶圆)及设置在半导体基板上的各种材料层中形成。设计室1520实施适当的设计过程以形成IC设计布局图1522。设计过程包含一个或多个逻辑设计、物理设计或布局与布线。IC设计布局图1522呈现在具有几何图案信息的一个或多个数据文件中。举例来说，根据一些实施例，以GDSII文件格式或DFII文件格式表示IC设计布局图1522。
在一些实施例中，在一些实施例中，例如透过方法1300来调整修改的IC设计布局图的配置，以便于为修饰的IC设计布局相比时，改善支座边缘的兼容性并由此减小最终IC设计布局的装置面积。修饰的IC设计布局图反映IC设计布局图中修饰边界结构及/或标准单元块位置的结果。
遮罩室1530包含数据准备1532及遮罩制造1544。遮罩室1530使用IC设计布局图1522来制造一个或多个遮罩1545，以根据IC设计布局图1522来制造IC装置1560的各个层。
遮罩室1530执行遮罩数据准备1532，其中IC设计布局图1522被转换成代表性数据文件(representative data file,RDF)。遮罩数据准备1532向RDF提供遮罩制造1544。遮罩制造1544包含遮罩写入器。遮罩写入器将代表性数据文件转换为基板上的图像，例如遮罩(遮罩版)1545或半导体晶圆1553。透过遮罩数据准备1532处理IC设计布局图1522以符合遮罩写入器的特性及/或IC fab 1550的需求。在图15中，遮罩数据准备1532与遮罩制造1544被表示为单独的元件。在一些实施例中，遮罩数据准备1532与遮罩制造1544统称为遮罩数据准备。
在一些实施例中，遮罩数据准备1532包含光学逼近校正(optical proximitycorrection,OPC)，其使用光微影增强技术来补偿图像误差，例如由衍射、干涉、其他处理效果等引起的图像误差。光学逼近校正调整IC设计布局图1522。在一些实施例中，遮罩数据准备1532包含其他分辨率增强技术(resolution enhancement techniques,RET)，例如离轴照明、子分辨率辅助功能、相移遮罩、其他合适的技术等或其组合。在一些实施例中，更使用反光微影技术(inverse lithography technology,ILT)，其将光学逼近校正视为反成像问题。
在一些实施例中，遮罩数据准备1532包含遮罩规则检查器(mask rule checker,MRC)，遮罩规则检查器用一组遮罩创建规则(包含特定几何及/或连通性限制)来检查已在光学逼近校正中进行过处理的IC设计布局图1522，以确保足够的幅度，以及解决半导体制造过程中的可变性等问题。在一些实施例中，遮罩规则检查器修改IC设计布局图1522以补偿遮罩制造1544期间的限制，这取消了由光学逼近校正执行的部分修饰以满足遮罩创建规则。
在一些实施例中，遮罩数据准备1532包含光微影制程检查(lithographyprocesschecking,LPC)，其模拟将由IC fab 1550实施以制造IC装置1560的过程。光微影制程检查基于IC设计布局图1522来模拟该过程以模拟的制造装置，例如IC装置1560。
在一些实施例中，光微影制程检查模拟中的处理参数包含与IC制造周期的各种过程相关的参数、与用于制造IC的工具相关的参数及/或制造过程的其他方面。光微影制程检查考虑各种因素，例如，天线图像对比度、焦点深度(depth of focus,DOF)，遮罩误差增强因素(mask error enhancement factor,MEEF)，其他合适的因素等或其组合。在一些实施例中，在已透过光微影制程检查创建模拟的制造设备之后，若模拟的设备在形状上不够接近以满足设计规则，则重复光学逼近校正及/或遮罩规则检查器以产生进一步改进的IC设计布局图1522。
本领域通常知识者将理解，为了清楚起见，上述遮罩数据准备1532的描述已被简化。在一些实施例中，数据准备1532包含例如逻辑操作(logic operation,LOP)之类的附加特征，以根据制造规则来修改IC设计布局图1522。另外，根据一些实施例，在遮罩数据准备1532期间应用于IC设计布局图1522的过程以各种不同的顺序执行。
在遮罩数据准备1532之后以及在遮罩制造1544期间，基于修改的IC设计布局图1522来制造遮罩1545或一组遮罩1545。在一些实施例中，遮罩制造1544包含基于IC设计布局图1522执行一个或多个光微影曝光。在一些实施例中，基于修饰的IC设计布局1522，电子束(e-beam)或多个电子束的机制用于在遮罩(光罩或遮罩版)1545上形成图案。在一些实施例中，遮罩1545以各种技术形成。在一些实施例中，使用二元技术形成遮罩1545。在一些实施例中，遮罩图案包含不透明区域和透明区域。用于曝光已涂布在晶圆上的图像敏感材料层(例如，光阻)的辐射束(例如紫外线(UV)束)，被不透明区域阻挡并透射穿透过透明区域。在一个示例中，遮罩1545的二元遮罩版本包含透明基板(例如，熔融石英)与涂布在二元遮罩的不透明区域中的不透明材料(例如，铬)。
在另一示例中，使用相移技术形成遮罩1545。在遮罩1545的相移遮罩(phaseshift mask,PSM)版本中，在相移遮罩上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移遮罩是衰减的相移遮罩或交替的相移遮罩。由遮罩制造1544产生的遮罩被用于多种制程中。举例来说，在离子注入制程中使用这样的遮罩，以在半导体晶圆1553中形成各种掺杂区域；在蚀刻制程中使用这种遮罩，以在半导体晶圆1553中形成各种蚀刻区域；及/或在其他合适的制程中使用。
IC fab 1550包含晶圆制造1552。IC fab 1550是IC制造企业，其包含一个或多个制造设施，用于制造各种不同的IC产品。在一些实施例中，IC Fab 1550是半导体铸造厂。举例来说，根据一些实施例，提供用于多个IC产品的前端制造的制造设施(前端(front-end-of-line,FEOL)制造)，提供IC产品的互连及封装的后端制造的第二制造设施(后端(back-end-of-line,BEOL)制造)，以及为铸造业务提供其他服务的第三制造设施。
在本揭露的一些实施例中，鳍片尺寸调整包含与以下步骤有关的操作：在集成电路中整个包含鳍片的功能区域上制作鳍片阵列，并修改至少一个包含鳍片的功能区域中的鳍片尺寸。在本揭露的一些实施例中，在IC的每个包含鳍片的功能区域的单个鳍片形成制造流程中，将不同包含鳍片的功能区域的鳍片分别形成为最终鳍片形状或鳍片尺寸轮廓。在一些实施例中，透过将遮罩层施加到鳍片材料的顶表面，用与在一个或多个包含鳍片的功能区域中的鳍片的位置相对应的图案来图案化遮罩层，透过遮罩层暴露鳍片材料的顶表面，并蚀刻鳍片材料以在鳍片基板中形成鳍片，以在鳍片材料或鳍片基板的层中形成鳍片。在一些实施例中，鳍片形成于IC的单一个包含鳍片的功能区域，且具有最终的鳍片尺寸、选择的鳍片尺寸(或鳍片高度)，如上文中于操作1550中所述。
形成在半导体基板上的遮罩材料的图案化层由遮罩材料所制成，遮罩材料包含一层或多层光微影胶，聚酰亚胺、氧化硅、氮化硅(例如，Si3N4)、SiON、SiC、SiOC，混合物或其组合。在一些实施例中，遮罩包含单层遮罩材料。在一些实施例中，遮罩包含多层遮罩材料。
在一些实施例中，透过暴露于照明源来图案化遮罩材料。在一些实施例中，照明源是电子束源。在一些实施例中，照明源是发光的灯。在一些实施例中，光是紫外线。在一些实施例中，光是可见光。在一些实施例中，光是红外光。在一些实施例中，照明源发射出不同(紫外、可见及/或红外)光的组合。
在遮罩图案化操作之后，蚀刻未被遮罩覆盖的区域的鳍片或图案的开放区域中的鳍片，以改变鳍片的尺寸。在一些实施例中，对鳍片的顶表面执行蚀刻，其中鳍片的侧面在先前的制造步骤中被沉积于鳍片之间的邻接介电质支撑材料完全覆盖。根据一些实施例，鳍片顶表面的蚀刻透过等离子体蚀刻或液体化学蚀刻溶液进行。
液体化学蚀刻溶液的化学成分包含一种或多种蚀刻剂，例如柠檬酸(C6H8O7)、过氧化氢(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、盐酸(HCl)、乙酸(CH3CO2H)、氢氟酸(HF)、缓冲氢氟酸(BHF)、磷酸(H3PO4)、氟化铵(NH4F)、氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)、氢氧化四甲铵(TMAH)或其组合。在一些实施例中，透过将鳍片材料的上部暴露于化学蚀刻溶液中来进行蚀刻，该鳍片材料的上部于先前的制造步骤中在沉积于鳍片之间的介电质支撑介质的顶表面上方延伸并在鳍片高度的顶表面下方凹陷。化学蚀刻溶液包含一种或多种上述液体化学蚀刻剂。鳍片材料的上部包含鳍片材料的顶表面和侧面。
在一些实施例中，蚀刻制程是干蚀刻或等离子体蚀刻制程。使用由电磁场激发以离解成离子的含卤素反应性气体对基板材料进行等离子蚀刻。反应性或蚀刻剂气体包含CF4，SF6，NF3，Cl2，CCl2F2，SiCl4，BCl2或其组合，但是在本揭露的范围内亦可以设想其他半导体材料蚀刻剂气体。根据本领域已知的等离子体蚀刻方法，透过交变电磁场或透过固定偏压来加速离子撞击暴露的鳍片材料。在一些实施例中，蚀刻制程包含将功能区域的鳍片的暴露部分呈现在含氧气体中以氧化鳍片材料的外部，随后进行化学修饰制程，例如等离子体蚀刻或液体化学蚀刻，如上所述，去除氧化的半导体鳍片材料并留下修饰的鳍片。
在一些实施例中，执行鳍片氧化并随后执行化学修饰以提供对鳍片材料的更大选择性并减少在制造过程中意外去除鳍片材料的可能性。在一些实施例中，功能区域的鳍片的暴露部分是鳍片的顶表面，鳍片被嵌入至覆盖鳍片侧面的介电质支撑介质中。在一些实施例中，功能区域的鳍片的暴露部分是鳍片的顶面与侧面，其位于介电质支撑介质的顶表面上方，其中介电质支撑介质的顶表面已凹入至低于鳍片的顶面，但仍覆盖鳍片侧面的下部。
IC fab 1550使用由遮罩室1530制造的遮罩1545来制造IC装置1560。因此，IC fab1550至少间接地使用IC设计布局图1522来制造IC装置1560。在一些实施例中，半导体晶圆1553由IC fab 1550使用遮罩1545来制造以形成IC装置1560。在一些实施例中，IC制造包含至少间接基于IC设计布局图1522进行一次或多次光微影曝光。半导体晶圆1553包含硅基板或在其上形成有材料层的其他合适的基板。半导体晶圆1553进一步包含一个或多个各种掺杂区、介电质特征、多层互连或类似者(在后续的制造步骤中形成)。
图16A是初始集成电路布局的平面图，初始集成电路布局包含消耗面积1504(虚线)的两个标准单元块区域。图16B是修改后的集成电路布图的平面图，其包含两个具有垂直支座的修饰标准单元块区域，该区域允许标准单元被更紧密地定位，从而释放了表面积1506及1508。通常将在制造IC装置时使用的一些实施例的处理方案称为N5和N3过程，而一些实施例则用于在挑战性较小的处理参数下制造IC装置。
根据本揭露一实施方式，半导体装置的设计方法包含：检索布局设计文件；在布局设计文件中搜寻位于第一标准单元块与第二单元块之间的垂直支座；分析位于第一标准单元块与第二单元块之间的该垂直支座，以识别出第一标准单元块与第二单元块之间的不匹配；选择减小不匹配的第一修饰单元块，第一修饰单元块包含第一支座区域，第一支座区域具有带状主动区域，带状主动区域沿平行于垂直支座的边缘的第一轴线布置；以及以第一修饰单元块替换第一标准单元块以获得第一修饰布局设计。
根据本揭露上述实施方式，半导体装置的设计方法更包含：从标准单元块数据库选择第二单元块。选择减小不匹配的第二修饰单元块，第二修饰单元块包含第二支座区域，第二支座区域具有带状主动区域，带状主动区域沿平行于垂直支座的边缘的第二轴线布置；以及以第二修饰单元块替换第二单元块以获得第二修饰布局设计。选择包含第二主动区域的第一修饰单元块，第二主动区域平行于带状主动区域布置并由带状主动区域向内延伸。选择包含复数个主动区域的第一修饰单元块，主动区域平行于带状主动区域布置并由带状主动区域向内延伸。选择第一修饰单元块，第一修饰单元块包含：第一不连续主动区域以及第二不连续主动区域，第一不连续主动区域具有平均主动区域长度L1，第二不连续主动区域由第一不连续主动区域向内延伸，并具有平均主动区域长度L2，其中长度L1不等于长度L2。
根据本揭露上述实施方式，半导体装置的设计方法更包含：选择第一修饰单元块，其中主动区域的至少一者是连续的。重新分析位于第一修饰单元块与第二单元块之间的垂直支座，以识别出第一修饰单元块与第二单元块之间的不匹配；选择减小不匹配的第二修饰单元块，第二修饰单元块包含第二邻接区域，第二邻接区域具有带状主动区域，带状主动区域沿平行于垂直支座的边缘的第二轴线布置；以及以第二修饰单元块替换第一修饰单元块以获得第二修饰布局设计。从单元块数据库检索第一修饰单元块。分析布局设计文件中位于第一标准单元块与第三单元块之间的水平支座，以及当识别出位于第一标准单元块与第三单元块之间的第二不匹配时；并入第二修饰单元块以减少第二不匹配，其中第二修饰单元块包含水平过渡区域，且水平过渡区域具有复数个导电结构垂直于与水平支座的边缘平行的第二轴线布置。选择减小不匹配的第一修饰支座区域，第一修饰支座区域包含带状主动区域，带状主动区域沿平行于垂直支座的边缘的第一轴线布置；以及以第一修饰支座区域替换第一支座区域以获得第一修饰布局设计。
根据本揭露一实施方式，一种半导体装置包含至少一个修饰单元块，修饰单元块包含修饰支座区域，其中修饰支座区域具有第一带状主动区域，第一带状主动区域沿平行于垂直支座边缘的第一轴线布置，以相邻设置于其他单元块(包含非标准、标准以及修饰单元块)并形成垂直支座。提供于修饰支座区域中的结构改善了位于修饰单元块与相邻的单元块之间的结构与装置密度匹配，进而减少位于垂直支座单元块之间的对空白区域的需求，并减小装置总面积及提升单元密度。
根据本揭露上述实施方式，半导体装置更包含一个或多个额外特征：第二单元块包含第二修饰单元块，且第二修饰单元块包含第二修饰支座区域，第二修饰支座区域具有第二带状主动区域，第二带状主动区域沿平行于垂直支座的边缘的第二轴线布置。第一修饰支座区域包含第二主动区域，第二主动区域平行于第一带状主动区域布置并由第一带状主动区域向内延伸。第一修饰支座区域包含第一复数个主动区域，第一复数个主动区域平行于第一带状主动区域布置并由第一带状主动区域向内延伸。平行布置的第一复数个主动区域包含：第一不连续主动区域以及第二不连续主动区域，第一不连续主动区域具有平均主动区域长度L1，且第二不连续主动区域由第一不连续主动区域向内延伸，并具有平均主动区域长度L2。第二主动区域是连续的。长度L1大于长度L2。过渡区域垂直于垂直支座的边缘布置，过渡区域包含水平布置的复数个导电元件。
根据本揭露一实施方式，一种半导体装置包含第一修饰单元块、第二单元块以及第三单元块。第一修饰单元块具有第一修饰垂直支座区域以及第一水平支座区域。第二单元块具有第二垂直支座区域。第三单元块具有第二水平支座区域。第一修饰单元块与第二单元块布置以形成垂直支座。第一修饰垂直支座区域包含带状主动区域，带状主动区域沿平行垂直支座的边缘的第一轴线设置。第一修饰垂直支座区域直接相邻于第二垂直支座区域设置，以减少装置总面积。第一及第二水平支座区域合并以形成组合水平支座区域，垂直于垂直支座的边缘布置，组合水平支座区域包含复数个平行布置的导电元件。
虽然本揭露已以实施方式揭露如上，然其并非用以限定本揭露，任何熟悉此技艺者，在不脱离本揭露的精神和范围内，当可作各种的更动与润饰，因此本揭露的保护范围当视所附的权利要求书所界定的范围为准。

Claims (1)

1.一种半导体装置，其特征在于，包含：
一第一修饰单元块，具有一第一修饰支座区域；
一第二单元块，具有一第二支座区域；
该第一修饰单元块与该第二单元块布置以形成一垂直支座；
其中该第一修饰支座区域包含一第一带状主动区域沿平行于该垂直支座的一边缘的一第一轴线布置；且
其中该第一修饰支座区域直接相邻于该第二支座区域以减小由该第一修饰单元块及该第二单元块占据的一装置总面积。
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