CN108933175B - 半导体装置、生成半导体装置布局的方法与非暂态计算机可读媒体 - Google Patents

半导体装置、生成半导体装置布局的方法与非暂态计算机可读媒体 Download PDF

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Abstract

一种半导体装置包括：主动区域，其排列在与第一方向平行的第一栅格中；及栅电极，其间隔排列在第二栅格中且覆盖对应的一主动区域，第二栅格与第二方向平行，第二方向与第一方向正交。第一缝隙散布在相邻的主动区域之间。于对应栅电极横跨对应主动区域及栅电极未功能地连接至对应主动区域的天桥交叉点，栅电极大体上未延伸超过对应主动区域且因此大体上未延伸至对应缝隙中。生成半导体装置布局的方法与生成半导体装置布局的非暂态计算机可读媒体亦在此揭露。

Description

半导体装置、生成半导体装置布局的方法与非暂态计算机可 读媒体
技术领域
本揭示内容是关于一种半导体装置与产生布局的方法，特别是关于一种具栅电极的半导体装置与一种可将布局储存在非暂态计算机可读媒体上的布局产生方法。
背景技术
集成电路(integrated circuit；“IC”)包括一或多个半导体装置。随着半导体装置的电子装置/元件尺寸减小，此种电子装置/元件之间的间距大小相应地减小。随着此种间距减小，邻近元件之间的漏电流的电阻亦减小。
表示半导体装置的一种方式为称为布局图的平面图。布局图的设计者通过尤其考虑此类电子装置/元件之间可达成的分隔距离而配置布局图。
发明内容
本揭示内容的实施方式是关于一种半导体装置，其包含主动区域、栅电极、第一缝隙及天桥交叉点。上述的主动区域排列在与第一方向平行的第一栅极中。栅电极间隔排列在第二栅极中且覆盖对应的主动区域，第二栅极与第二方向平行，第二方向与第一方向正交。第一缝隙散布在相邻该主动区域之间。其中，于对应栅电极横跨对应主动区域及栅电极不含功能地连接至对应主动区域的天桥交叉点，栅电极大体上未延伸超过对应主动区域并因此大体上未延伸至多个第一缝隙的一对应缝隙中。
本揭示内容的另一实施方式是关于一种生成半导体装置的一布局的一方法，其特征在于，该布局储存在一非暂态计算机可读媒体上，该 方法包括以下操作。生成排列在与一第一方向平行的一第一栅格中的多个主动区域图案；生成在一第二栅格中间隔排列且覆盖对应的多个主动区域图案的多个栅极图案，该第二栅格与该第二方向平行，该第二方向与该第一方向正交；其中散布在相邻的多个主动区域图案之间的多个缝隙是通过该多个栅极图案的对应多个缝隙内部分覆盖，每个缝隙内部分包括由一中央区域分割的两个端区域；生成多个第一切割图案，该多个第一切割图案覆盖该多个缝隙内部分的多个第一选择部分的多个中央区域；生成多个第二切割图案，该多个第二切割图案覆盖邻接多个天桥交叉点的该多个缝隙内部分的多个第二选择部分的多个端区域，进而修正对应多个栅极图案；其中该多个第一切割图案及该多个第二切割图案指示将随后去除对应的多个底层中央区域及多个端区域；该多个天桥交叉点的每一者为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将未功能地连接至产生自该对应主动区域图案的一主动区域；生成多个主动区域图案、生成多个栅极图案、生成多个第一切割图案或生成多个第二切割图案中至少一者是通过一计算机的一处理器执行。
本揭示内容的另一实施方式是关于一种包含用于执行生成一半导体装置的一布局的一方法的多个计算机可执行指令的一非暂态计算机可读媒体，其特征在于，该方法包括以下操作。生成排列在与一第一方向平行的一第一栅格中的多个主动区域图案；生成在一第二栅格中间隔排列且覆盖对应的多个主动区域图案的多个栅极图案，该第二栅格与一第二方向平行，该第二方向与该第一方向正交；其中散布在相邻的多个主动区域图案之间的多个缝隙是通过该多个栅极图案的对应多个缝隙内部分覆盖，每个缝隙内部分包括由一中央区域分割的两个端区域；生成多个第一切割图案，该多个第一切割图案覆盖该多个缝隙内部分的多个第一选择部分的多个中央区域；生成多个第二切割图案，该多个第二切割图案覆盖邻接多个天桥交叉点的该多个缝隙内部分的多个第二选择部分的多个端区域，进而修正对应多个栅极图案；其中该多个第一切割图案及该多个第二切割图案指示将随后去除对应的多个底层中央区域及多个端区域；该多个天桥交叉点的每一者为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将未功能地连接至产生自该对应主动区域图案的一主动区域。
本揭示内容的另一实施方式是关于一种生成半导体装置的一布局的方法，其特征在于，该布局储存在一非暂态计算机可读媒体上，该方法包括以下操作。生成排列在与一第一方向平行的一第一栅格中的多个主动区域图案；生成在一第二栅格中间隔排列且覆盖对应的多个主动区域图案的多个栅极图案，该第二栅格与该第二方向平行，该第二方向与该第一方向正交；其中散布在相邻的多个主动区域图案之间的多个缝隙是通过该多个栅极图案的对应多个缝隙内部分覆盖，每个缝隙内部分包括由一中央区域分割的两个端区域；生成多个第一切割图案，该多个第一切割图案覆盖该多个缝隙内部分的多个第一选择部分的多个中央区域；生成多个第二切割图案，该多个第二切割图案覆盖邻接多个天桥交叉点的该多个缝隙内部分的多个第二选择部分的多个端区域，进而修正对应多个栅极图案；相对于该第一方向，将该多个第二切割图案的多个中线与该多个对应栅极图案的多个中心线大体上对准；其中该多个第一切割图案及该多个第二切割图案指示将随后去除对应的多个底层中央区域及多个端区域；该多个天桥交叉点的每一者为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将未功能地连接至产生自该对应主动区域图案的一主动区域；生成多个主动区域图案、生成多个栅极图案、生成多个第一切割图案或生成多个第二切割图案中至少一者是通过一计算机的一处理器执行。
本揭示内容的另一实施方式是关于一种半导体装置，包含多个主动区域、多个栅电极的一第一集合、多个第一缝隙、多个栅电极的该第一集合的一第一子集与第二子集。多个主动区域排列在与一第一方向大体上平行的一第一栅格中；多个栅电极的一第一集合，间隔排列在一第二栅格中且覆盖对应的该多个主动区域的多者，该第二栅格与一第二方向大体上平行，该第二方向与该第一方向正交；多个第一缝隙，对应的散布在该多个主动区域的相邻多者之间；多个栅电极的该第一集合的一第一子集，该第一子集的每个栅电极用以在该第二方向中延伸超过该多个主动区域的一对应主动区域一预定距离并进入该多个第一缝隙的一对应缝隙中；多个栅电极的该第一集合的一第二子集，该第二子集的每个栅电极用以在该第二方向中大体上未延伸超过该多个主动区域的一对应主动区域并因此大体上未延伸至该多个第一缝隙的一对应缝隙中。
揭示内容的另一实施方式是关于一种半导体装置，包含多个主动区域、多个栅电极的一集合与一缝隙区域。多个主动区域排列在与一第一方向大体上平行的一第一栅格中；多个栅电极的一集合间隔排列在一第二栅格中且覆盖对应的该多个主动区域的多者，该第二栅格与一第二方向大体上平行，该第二方向与该第一方向正交；缝隙区域在该第二方向中散布在该多个主动区域的相邻多者之间；对于多个栅电极的该集合的一第一子集，该第一子集的每个栅电极用以在该第二方向中单面的延伸超过该多个主动区域的一对应主动区域但并未进入该缝隙区域中。
附图说明
附图中的图通过举例而非限制的方式图示一或多个实施例，其中具有相同元件符号名称的元件在全文中表示相同的元件。除非另外说明，否则附图未按比例绘制。
图1A为根据本揭示案的至少一个实施例的半导体装置的方块图；
图1B为根据本揭示案的至少一个实施例的半导体装置的修正栅极区域的布局图；
图2A为根据一些实施例的半导体装置的修正栅极区域的布局图；
图2B为根据一些实施例的半导体装置的修正栅极区域的布局图；
图3A为根据一些实施例的半导体装置的生成布局的方法的流程图；
图3B为根据本揭示案的至少一个实施例的在图3A中的方块的更详细视图；
图3C为根据本揭示案的至少一个实施例的在图3B中的方块的更详细视图；
图3D为根据本揭示案的至少一个实施例的在图3A中的方块的更详细视图；
图3E为根据本揭示案的至少一个实施例的在图3D中的方块的更详细视图；
图3F为根据本揭示案的至少一个实施例的在图3A中的方块的更详细视图；
图3G为根据本揭示案的至少一个实施例的在图3A中的方块的更详细视图；
图4为根据本揭示案的至少一个实施例的电子设计自动化(electronic designautomation；EDA)系统的方块图；
图5为根据本揭示案的至少一个实施例的集成电路(IC)制造系统及与其关联的IC制造流程的方块图。
具体实施方式
以下揭示案提供许多不同实施例或例子，以实现所提供的标的的不同特征。下文描述部件、材料、数值、步骤、操作、布置等的特定实例以简化本揭示案。当然，这些仅仅为实例且不意指限制。可设想其他部件、数值、操作、材料、布置等。例如，在随后描述中在第二特征上方或在第二特征上的第一特征的形成可包括第一及第二特征形成为直接接触的实施例；以及亦可包括额外特征可形成在第一及第二特征之间，以使得第一及第二特征可不直接接触的实施例。另外，本揭示案可在各实例中重复元件符号及/或字母。重复为出于简单清楚的目的，且本身不指示所论述的各实施例及/或配置之间的关系。
另外，为便于描述，可在本文中使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间相对术语，以描述附图中所示的一个元件或特征相对另一元件(或多个元件)或特征(或多个特征)的关系。除附图中描绘的定向外，空间相对术语意欲包含在使用或操作中的装置的不同定向。装置可为不同的定向(旋转90度或以其他的定向)及在本文中使用的空间相对描述词可同样相应地解释。
对于天桥类型的交叉点(其中栅电极横跨底层主动区域)，栅电极未功能地连接至对应底层主动区域。尽管功能类型的交叉点(在其处栅电极功能地连接至对应底层主动区域)的栅电极延伸进邻近天桥交叉点的缝隙中，但应认识到，天桥交叉点的栅电极不一定延伸进邻近天桥交叉点的缝隙中。因此，对于天桥交叉点，栅电极的加长部分(另外存在)通过包括邻近天桥交叉点的额外切割图案而去除，进而修正栅电极。结果为在主动区域的对应部分与邻近结构 (例如，电路)之间的更大缝隙。相比于更小缝隙，如若栅电极的加长部分一直存在，其亦会存在，更大缝隙更强而有力地阻止邻近结构与具有天桥交叉点的对应栅电极之间的漏电流，其减少(因此改良)包括此种修正栅极区域的半导体装置的层间/层内“开”状态栅极漏电。
图1A为根据本揭示案的至少一个实施例的半导体装置100的方块图。
在图1A中，半导体装置100包括，尤其电路巨集/模块101。在一些实施例中，在与模块程序化的架构层次类似的上下文中理解电路巨集/模块101，其中次常式/程序称作主程序(或其他次常式)以执行给定计算功能。在上下文中，半导体装置100使用电路巨集/模块101以形成一或多个给定功能。因此，在上下文中且根据架构层次，半导体装置100与主程序类似及电路巨集/模块 (以下称为巨集)101与次常式/程序类似。在一些实施例中，巨集101为软巨集。在一些实施例中，巨集101为硬巨集。在一些实施例中，巨集101为以暂存器传递级(register-transfer level；RTL)代码描述/表达的软巨集。在一些实施例中，尚未对巨集101执行合成、置放及布线，以便对于各种处理节点可合成、置放及布线软巨集。在一些实施例中，巨集101为以二进制文件格式(例如，图形数据库系统II(Graphic DatabaseSystem II；GDSII)串流格式)描述/表达的硬巨集，其中二进制文件格式表示在分层形式中的巨集101的一或多个布置图的平面几何形状、文本标记、其他数据及类似物。在一些实施例中，已经对巨集101执行合成、置放及布线，以便硬巨集对于特定处理节点为特定的。
在一些实施例中，巨集101为SRAM巨集。在一些实施例中，巨集101 为诸如另一类型的RAM、ROM、锁相回路(phase lock loop；PLL)、专用功能电路及类似物的另一巨集。巨集101尤其包括修正栅极区域102。在一些实施例中，区域102对应于部分或整体的标准单元结构的实例，其中标准单元结构归入各种标准单元结构的程序库中。
图1B为根据本揭示案的至少一个实施例的半导体装置的修正栅极区域 102的布局图。在一些实施例中，半导体装置为图1A的半导体装置100。
存在至少两种类型布局图。第一(或“预切割”)类型的布局图表示初期结构及对应“切割”区域。图2A至图2B(下文论述)为预切割布局图的实例。第二(或“后切割”)类型的布局图表示由对应预切割布局图产生的结构。图1B为后切割布局图的实例。关于预切割布局图，结构的初期版本指尚未完成或完全开发的结构的版本。预切割布局图的切割区域指示在切割区域的底层的对应结构的部分将被去除(或切割)。此时，因为将去除(或切割)在对应切割区域底下的给定结构的部分，所以给定结构尚未完成或完全开发，因此给定结构在此处称为初期结构。
在图1B中，主动区域108A及主动区域108B形成为设置在基板106上及 /或在基板106上方的大体上矩形的形状，其中主动区域108A及108B的长轴与第一方向大体上平行。短语“大体上平行”应在由制程的容忍范围引起的误差的上下文中理解。主动区域108A及108B是通过缝隙118A相对于第二方向分隔，其中第二方向与第一方向大体上垂直。短语“大体上垂直”应在由制程容忍度引起的误差的上下文中理解。栅电极112A’、栅电极112A”、栅电极112B’、栅电极112B”、栅电极112C’、栅电极112C”、栅电极112D’及栅电极 112D”形成为在对应主动区域108A及108B上方的大体上矩形的形状，其中栅电极112A’、栅电极112A”、栅电极112B’、栅电极112B”、栅电极112C’、栅电极112C”、栅电极112D’及栅电极112D”的长轴与第二方向大体上平行。在其将栅电极112A’、栅电极112B’、栅电极112C’及栅电极112D’与对应栅电极 112A”、栅电极112B”、栅电极112C”及栅电极112D”相对第二方向分隔的缝隙118B中，结构130在基板106上及/或基板106上方形成。在一些实施例中，结构130包括电路的至少一些元件。在一些实施例中，结构130包括至少部分电源轨/带，例如VDD、VSS及类似物。
如上所述，主动区域108A及主动区域108B形成为大体上矩形的形状。在一些实施例中，主动区域108A及108B具有其他形状。为说明的简单起见，图1B图示两个主动区域，即108A-108B。在一些实施例中，设置更多主动区域。主动区域108A及108B相对于第一栅格103A排列，第一栅格103A为假设的且包括平行的第一基准线/轨迹103B，第一基准线/轨迹103B为假设的且平行于第一方向。在图1B中，第一方向为水平方向。在一些实施例中，第一方向为除了水平方向之外的方向。
在一些实施例中，主动区域108A及108B经配置以用于NMOS技术。在一些实施例中，主动区域108A及108B经配置以用于PMOS技术。在一些实施例中，主动区域108A经配置以用于NMOS技术及主动区域108B经配置以用于PMOS技术。在一些实施例中，主动区域108A经配置以用于PMOS技术及主动区域108B经配置以用于NMOS技术。在一些实施例中，主动区域108A及108B经配置以用于平面FET技术。在一些实施例中，主动区域108A 及108B经配置以用于finFET技术。在经配置以用于finFET技术的情况下，主动区域108A及108B包括排列成大体上至少平行于对应的一第一基准线/轨迹103B(但不与其共线)，并且因此大体上平行于水平方向的鳍片(未示出) 的实例。鳍片可以通过任何适宜方法来图案化。例如，鳍片可以使用一或多个光微影制程，包括双图案化或多个图案化制程，来图案化。通常，双图案化或多个图案化制程结合光微影及自对准制程，其允许将要产生的图案具有，例如小于另外使用单个直接光微影制程可获得的间距。例如，在一个实施例中，牺牲层在基板上方形成且使用光微影制程图案化。间隔物使用自对准制程与图案化的牺牲层并排形成。随后去除牺牲层，以及剩余间隔物随后可以用以图案化鳍片。关于CMOS finFET技术的结构及制造的补充细节在于2014年7月22 日授权的共同转让的美国专利第8,786,019号中公开，其全部内容以引入的方式并入本文。
在一些实施例中，主动区域经配置至第一行的一或多个实例中，其与第二行的一或多个实例交错。第一行及第二行的每个实例经排列成与第一方向大体上平行。第一行及第二行的每个实例包括预定数目的第一基准线/轨迹103B。在一些实施例中，第一行的实例具有第一导电率及第二行的实例具有第二导电率。在一些实施例中，第一行的实例经配置以用于PMOS技术及第二行的实例经配置以用于NMOS技术。在一些实施例中，第一行的实例经配置以用于 NMOS技术及第二行的实例经配置以用于PMOS技术。
如上所述，栅电极112A’、栅电极112A”、栅电极112B’、栅电极112B”、栅电极112C’、栅电极112C”、栅电极112D’及栅电极112D”形成为大体上矩形的形状。在一些实施例中，栅电极112A’、栅电极112A”、栅电极112B’、栅电极112B”、栅电极112C’、栅电极112C”、栅电极112D’及栅电极112D”具有其他形状。为说明的简单起见，图1B图示八个栅电极，即112A’、112A”、 112B’、112B”、112C’、112C”、112D’及112D”。在一些实施例中，提供更少或更多栅电极。栅电极112A’、栅电极112A”、栅电极112B’、栅电极112B”、栅电极112C’、栅电极112C”、栅电极112D’及栅电极112D”相对于第二栅格 103C排列，第二栅格103C为假设的且还包括平行的第二基准线/轨迹103D，第二基准线/轨迹103D为假设的并与第二方向平行。在一些实施例中，第二方向为垂直方向。
在栅电极112A’、栅电极112A”、栅电极112B’、栅电极112B”、栅电极 112C’、栅电极112C”、栅电极112D’及栅电极112D”横跨主动区域108A及主动区域108B的对应部分的情况下，描述两种类型的交叉点，即功能交叉点 114A及天桥交叉点114B。对于功能交叉点114A，栅电极功能地连接至对应底层主动区域。对于天桥交叉点114B，栅电极未功能地连接至对应底层主动区域。在一些实施例中，天桥交叉点114B源于其中栅电极为虚设栅电极的情况。在一些实施例中，天桥交叉点114B源于其中栅电极的部分，其横跨主动区域做为结构连结型的导体而非做为主动区域。在图1B中：在功能交叉点 114A的对应实例中，栅电极112A’、栅电极112C’及栅电极112D’经排列以横跨主动区域108A；在天桥交叉点114B的实例中，栅电极112B’经排列以横跨主动区域108A；在功能交叉点114A的对应实例中，栅电极112A”、栅电极 112B”及栅电极112D”经排列以横跨主动区域108B；以及在天桥交叉点114B 的实例中，栅电极112C”经排列以横跨主动区域108B。
对于功能交叉点114A，相对于垂直方向，对应栅电极延伸一预定距离/高度HEXT至缝隙118A中，以便栅电极的加长部分(“栅极-加长部分”)在缝隙118B的边缘处终止。具体而言，栅电极112A’、栅电极112C’及栅电极112D’包括对应栅极加长部分120A’、栅极加长部分120C’及栅极加长部分120D’，以及栅电极112A”、栅电极112B”及栅电极112D”包括对应栅极加长部分 120A”、栅极加长部分120B”及栅极加长部分120D”。在一些实施例中，设置栅电极的加长部分以促进栅电极与对应底层主动区域之间的功能连接。在一些实施例中，栅极加长部分的垂直方向上的高度HEXT小于或等于约三倍的在栅电极的水平方向上的宽度WG，其中：
HEXT≤(≈3WG)。
对于天桥交叉点114B，相对于垂直方向，对应栅电极并大体上未延伸至缝隙118A中，其中短语“大体上未延伸至……中”应在由制程容忍范围引起的误差的上下文中理解。具体而言，缝隙124B’及124C”位于结构130与对应栅电极112B’及112C”之间。缝隙124B’及124C”增大结构130与对应栅电极 112B’及112C”之间的垂直间隔。因此，缝隙124B’及缝隙124C”增大结构130 与对应栅电极112B’及112C”之间的漏电流的对应电阻，其减少(及因此改良) 包括修正栅极区域102的半导体装置的层内/层间“开”状态栅极漏电。
图2A为根据一些实施例的半导体装置的修正栅极区域的布局图202A。在一些实施例中，由布局图202A产生的半导体装置的修正栅极区域为图1B 的修正栅极区域102。因而，图2A类似于图1B。因此，相对于图1B，在图 2A中的类似物件的编号以增加100来表示。
在图2A中，主动区域(“AR”)图案208A及208B生成为设置在表面206 上及/或表面206上方的大体上矩形的形状，其中表面206表示基板106，以及其中AR图案208A及208B的长轴与第一方向大体上平行。在图2A中，第一方向为水平方向。在一些实施例中，第一方向为除了水平方向之外的方向。主动区域108A及主动区域108B为由AR图案208A及208B产生的主动区域的实例。AR图案208A及208B是通过缝隙218A相对于第二方向分隔。栅极图案212A、栅极图案212B、栅极图案212C及栅极图案212D生成为设置在对应AR图案208A及208B上方的大体上矩形的形状，其中栅极图案212A、212B、 212C及212D的长轴与第二方向大体上平行。在考虑切割图案的影响(见下文论述)之后，栅电极112A’、栅电极112A”、栅电极112B’、栅电极112B”、栅电极112C’、栅电极112C”、栅电极112D’及栅电极112D”为由对应栅极图案212A、栅极图案212B、栅极图案212C及栅极图案212D产生的栅电极的实例。
根据半导体装置，此半导体装置意欲基于至少部分布局图202A而产生，最终将去除/切割一或多个栅极图案212A至212D的一或多个部分。切割图案的实例用以指示最终将被去除/切割的对应一或多个栅极图案212A-212D的一或多个部分。为说明的简单起见，图2A图示三个切割图案。
为了产生缝隙218B，切割图案216生成为设置在栅极图案212A-212D上的大体上矩形的形状，其中切割图案216的长轴与第一方向大体上平行。在一些实施例中，切割图案216具有其他形状。在一些实施例中，设置多个切割图案，其总共导致与通过切割图案216去除的数量大体上相同的栅极图案 212A-212D去除，其中短语“大体上相同”应在由制程容忍范围产生的误差的上下文中理解。
每个栅极图案212A、栅极图案212B、栅极图案212C及栅极图案212D 包括位于(“覆盖”)缝隙218A上方的缝隙内部分213W。每个缝隙内部分 213W包括中央区域213X及两个端区域213Y及213Z。对于每个缝隙内部分 213W：中央区域213X及缝隙218的中线在垂直方向上大体上对准，其中短语“大体上对准”应在由制程容忍范围产生的误差的上下文中理解；中央区域 213X在垂直方向上的高度与缝隙218B的垂直方向上的高度大体上相同；端区域213Y在中央区域213X与AR图案208A之间延伸；以及端区域213Z在中央区域213X与AR图案208A之间延伸。在图2A中，结构的中线垂直于结构的长轴。相反地，结构的中心线与结构的长轴平行。
亦根据半导体装置，此半导体装置意欲基于至少部分布局图202A而产生，功能交叉点214A或天桥交叉点214B排列在栅极图案212A-212D横跨对应部分的AR图案208A-208B的每个实例处。在图2B中：在功能交叉点214A的对应实例中，栅极图案212A、栅极图案212C及栅极图案212D经排列以横跨 AR图案208A；在天桥交叉点214B的实例中，栅极图案212B经排列以横跨 AR图案208A；在功能交叉点214A的对应实例中，栅极图案212A、栅极图案212B及栅极图案212D经排列以横跨AR图案208B；以及在天桥交叉点 214B的实例中，栅极图案212C经排列以横跨AR图案208B。
对于功能交叉点214A，在考虑切割图案216的影响之后且相对于垂直方向，由对应栅极图案产生的栅电极将延伸一预定距离/高度HEXT至缝隙218A 中，以便栅电极的加长部分(“栅极加长部分”)在缝隙218B的边缘处终止，其中缝隙218B由切割图案216产生。具体而言，由栅极图案212A产生的栅电极112A’及栅电极112A”包括对应栅极加长部分120A’及120A”。由栅极图案212B产生的栅电极112B”包括栅极加长部分120B”。由栅极图案212C产生的栅电极112C’包括栅极加长部分120C’。由栅极图案212D产生的栅电极 112D’及栅电极112D”包括对应栅极加长部分120D’及120D”。
切割图案216的垂直方向上的高度的决定设置栅极图案212A-212D的缝隙内部分213W的中央区域213X的高度，并且因此设置缝隙内部分213W的端区域213Y及端区域213Z的垂直方向上的高度。具体而言，设置切割图案 216的高度以便，对于邻接功能交叉点214A对应的其中某些端区域213Y及端区域213Z，端区域213Y及端区域213Z的最终高度足以保证由对应栅极图案212A-212D产生的栅电极将在第二方向中延伸超过功能交叉点214A一预定距离。在一些实施例中，相对于垂直方向，切割图案216经调整尺寸且设置在 AR图案208A-208B之间，以使得产生的栅极加长部分的垂直方向上的高度 HEXT小于或等于约三倍的栅极图案的水平方向中的宽度WG，其中：
HEXT≤(≈3WG)。
对于天桥交叉点214B，在考虑切割图案的影响(上文论述到，并下文进一步论述)之后且相对于垂直方向，对应栅极图案大体上不会延伸进缝隙218A 中。为阻止产生的栅极延伸进缝隙218A中，切割图案222B及222C生成为设置在对应栅极图案212B-212C上的大体上矩形的形状，其中切割图案222B-222C的长轴与第一方向大体上平行。在一些实施例中，切割图案 222B-222C具有其他形状。在一些实施例中，设置多个切割图案，其总共导致与通过对应切割图案222B-222C去除的数量大体上相同数量的栅极图案 212B-212C去除。缝隙124B’及缝隙124C”为由对应切割图案222B-222C产生的缝隙的实例。在一些实施例中，切割图案222B-222C的水平方向上的宽度 WCP2经设置以足够宽以便在切割图案222B-222C的水平方向中的对准容忍范围相当于切割图案216的对准容忍范围。在一些实施例中，将切割图案 222B-222C的宽度WCP2设置至比栅极图案212B-212C的宽度WG更宽。在一些实施例中，将切割图案222B-222C的宽度WCP2设置至小于或等于约12倍的栅极图案212B-212C的宽度WG，其中：
WCP2≤(≈12WG)。
图2B为根据一些实施例的半导体装置的修正栅极区域的布局图202B。在一些实施例中，由布局图202A产生的半导体装置的修正栅极区域为图1B的修正栅极区域102。
布局图202B为图2A的布局图202A的版本，其中布局图202B图示切割图案216及切割图案222B-222C的结果。因而，图2B类似于图2A。因此，图2A遵照图2A的“两个系列”编号方案。尽管图2B图示切割图案216及切割图案222B-222C的结果，但是图2B仍然图示图案而非由此类图案产生的结构，因此图2B为预切割布局图而非后切割布局图。
在图2B中，缝隙218B由切割图案216产生。缝隙124B’及缝隙124C”由对应切割图案222B及切割图案222C产生。同时，作为切割图案216、切割图案222B及切割图案222C的结果：栅极图案212A经划分并简化为剩余栅极图案212A’及212A”；栅极图案212B经划分并简化为剩余栅极图案212B’及栅极图案212B”；栅极图案212C经划分并简化为剩余栅极图案212C’及栅极图案212C”；以及栅极图案212D经划分并简化为剩余栅极图案212D’及栅极图案212D”。再一次，在其中由栅极图案212B’产生的栅电极横跨由AR图案 208A产生的主动区域的天桥交叉点214B处，将另外存在的栅电极的加长部分通过包括图2A中的切割图案222B而去除，切割图案222B在图2B中产生缝隙124B’。同时，在其中由栅极图案212C”产生的栅电极横跨由AR图案208B 产生的主动区域的天桥交叉点214B处，将另外存在的栅电极的加长部分通过包括图2A中的切割图案222C而去除，切割图案222C在图2B中产生缝隙 124C”。
图3A为根据一些实施例的半导体装置的生成布局的方法300的流程图。在一些实施例中，方法300用以生成半导体装置的修正栅极区域102的布局图 202A的实例。
在图3A中，方法300的流程图包括方块302-310。至少一个的方块302、方块304、方块306或方块308通过计算机的处理器而执行。处理器的实例为图4的处理器402(下文论述)。计算机的实例为图4的电子设计自动化(EDA) 系统400(下文论述)。在一些实施例中，每个方块302至方块308通过计算机的处理器执行。在一些实施例中，通过方法300生成的布局储存在非暂态计算机可读媒体上。非暂态计算机可读媒体的实例为图4的布局407(下文论述)。
在图3A的方块302处，AR图案经生成以用于布局。AR图案排列在与第一方向平行的第一栅格中。第一栅格的实例为图2A的栅格103A，及第一方向的实例为水平方向。AR图案的实例为图2A的AR图案208A-208B。从方块302起，流程进行至方块304。在方块304处，栅极图案经生成以用于布局。栅极图案在第二栅格中间隔排列且覆盖对应的AR图案。第二栅格以第二方向平行，其中第二方向与第一方向正交。第二栅格的实例为图2A的栅格103C，及第二方向的实例为垂直方向。栅极图案的实例为图2A的栅极图案 212A-212D。缝隙，其散布在相邻的AR图案之间，通过栅极图案的对应缝隙内部分覆盖。每个缝隙内部分包括通过中央区域分隔的两个端区域。缝隙内部分的实例为图2A的缝隙内部分213W。因而，中央区域的实例为中央区域 213X，及端区域的实例为对应端区域213Y及端区域213Z。从方块304起，流程进行至方块306。
在方块306处，第一切割图案是为生成覆盖缝隙内部分的第一选择部分的中央区域。第一切割图案的实例为图2A的切割图案216的实例。从方块306 起，流程进行至方块308。在方块308处，生成第二切割图案，其覆盖邻接天桥交叉点的缝隙内部分的第二选择部分的端区域，进而修正对应栅极图案。第二切割图案的实例为图2A中的切割图案222B及切割图案222C。再一次，切割图案222B邻接其中由栅极图案212B’产生的栅电极的天桥交叉点214B横跨由AR图案208A产生的主动区域。同时，再一次，切割图案222C邻接其中由栅极图案212C”产生的栅电极的天桥交叉点214B横跨由AR图案208B产生的主动区域的。从方块308起，流程进行至方块310。在方块310处，基于布局，制造至少一个(A)一或多个半导体遮罩(见图5，下文论述)或(B)至少一个在初期半导体集成电路的层中的元件(再一次，见图5，下文论述)。
图3B为根据本揭示案的至少一个实施例的在图3A中的方块306的更详细视图。
在图3B中，方块306包括方块320。在方块320处，设置第一切割图案的高度。每个缝隙、中央区域及端区域在第二方向中具有对应高度。第一切割图案的高度的决定设置栅极图案的缝隙内部分的中央区域的高度，并且因此设置栅极图案的缝隙内部分的端区域的高度。具体而言，第一切割图案的高度经设置以便，对于邻接功能交叉点的缝隙内部分的对应的端区域，其最终高度足以保证由对应栅极图案产生的栅电极将在第二方向中延伸超过功能交叉点一预定距离。邻接功能交叉点的缝隙内部分的端区域的实例为由其产生栅极加长部分220A’、220C’及220D’的端区域213Y，及由其产生栅极加长部分220A”、 220B”及220D”的端区域213Z。
图3C为根据本揭示案的至少一个实施例的在图3B中的方块320的更详细视图。
在图3C中，方块320包括方块322。在方块322处，选择第一切割图案的高度。具体而言，选择第一切割图案的高度使得端区域的最终高度HEXT小于或等于约三倍的在栅极图案的第一方向中的宽度WG，其中：
HEXT≤(≈3WG)。
图3D为根据本揭示案的至少一个实施例的在图3A中的方块308的更详细视图。
在图3D中，方块308包括方块330。在方块330处，设置第二切割图案的水平方向上的宽度。每个栅极图案及第二切割图案在第一方向中具有对应宽度。对于对应的端区域，第二切割图案的宽度将为大于对应栅极图案的宽度的一预定大小。
图3E为根据本揭示案的至少一个实施例的在图3D中的方块330的更详细视图。
在图3E中，方块330包括方块332。在方块332处，第二切割图案的宽度WCP2被选择为小于或等于约12倍的栅极图案的宽度WG，其中
WCP2≤(≈12WG)。
图3F为根据本揭示案的至少一个实施例的在图3A中的方块308的另一更详细视图。
在图3F中，方块308包括方块340。在方块340处，相对于第一方向，将第二切割图案的中线与对应栅极图案的中心线对准。再一次，结构的中心线与结构的长轴平行。
图3G为根据本揭示案的至少一个实施例的图3A中的方块302的更详细视图。
在图3G中，方块302包括方块350。在方块350处，AR图案经配置以用于finFET技术。
图4为根据本揭示案的至少一个实施例的电子设计自动化(EDA)系统400 的方块图。
在一些实施例中，EDA系统400包括APR系统。例如，根据一些实施例使用EDA系统400实施图3A至图3G的流程图的方法。
在一些实施例中，EDA系统400为包括硬件处理器402及非暂态计算机可读储存媒体404的通用计算装置。储存媒体404尤其是编码有，即储存计算机程序码406，即可执行指令集。指令406通过硬件处理器402的执行表示(至少部分地)EDA工具，此工具根据一或多个实施例实施图3A至图3F的部分或全部的方法(在下文中，称为所述的制程及/或方法)。
处理器402经由总线408电耦接至计算机可读储存媒体404。处理器402 亦通过总线408电耦接至I/O接口410。网络接口412亦经由总线408电连接至处理器402。网络接口412连接至网络414，使得处理器402及计算机可读储存媒体404能够经由网络414连接至外部元件。处理器402经配置以执行以计算机可读储存媒体404中编码的计算机程序码406，以使系统400可用于执行所述部分或全部的制程及/或方法。计算机可读储存媒体404亦包括根据部分或全部的所述制程及/或方法生成的一或多个布局407。在一或多个实施例中，处理器402为中央处理器(central processing unit；CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit；ASIC)、及/或适宜的处理单元。
在一或多个实施例中，计算机可读储存媒体404为电子的、磁性的、光学的、电磁的、红外线、及/或半导体系统(或设备或装置)。例如，计算机可读储存媒体404包括半导体或固态记忆体、磁带、可移除计算机磁盘、随机存取记忆体(random access memory；RAM)、只读记忆体(read-only memory； ROM)、刚性磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体404包括紧密光盘-只读记忆体(compact disk-read onlymemory； CD-ROM)、紧密光盘-读取/写入(CD-R/W)、及/或数字视频盘(digital videodisc； DVD)。
在一或多个实施例中，储存媒体404储存计算机程序码406，其经配置以使系统400(其中此执行表示(至少部分地)EDA工具)用于执行部分或全部的所述制程及/或方法。在一或多个实施例中，储存媒体404亦储存信息，此信息促进执行部分或全部的所述制程及/或方法。在一或多个实施例中，储存媒体404储存标准单元的数据库(未图示)。
EDA系统400包括I/O接口410。I/O接口410耦接至外部电路。在一或多个实施例中，I/O接口410包括用于将信息与命令传至处理器402的键盘、小键盘、鼠标、轨迹球、轨迹板、触控屏幕及/或游标方向键。
再一次，EDA系统400包括网络接口412。网络接口412包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一或多个实施例中，在两个或两个以上系统400中实施部分或全部的所述制程及/或方法。
系统400经配置以经由I/O接口410接收信息。经由I/O接口410接收的信息包括一或多个指令、数据、设计规则、标准单元的信息库、及/或用于通过处理器402处理的其他参数。信息经由总线408传输至处理器402。EDA系统400经配置以经由I/O接口410接收与UI相关的信息。信息储存在作为使用者界面(UI)442的计算机可读储存媒体404中。
在一些实施例中，部分或全部前述的制程及/或方法的实施为通过处理器执行的独立软件应用。在一些实施例中，部分或全部前述的制程及/或方法的实施为做为部分额外软件应用的软件应用。在一些实施例中，部分或全部前述的制程及/或方法的实施为用于软件应用的插座。在一些实施例中，至少一前述的制程及/或方法的实施为做为部分EDA工具的软件应用。在一些实施例中，部分或全部前述的制程及/或方法的实施为通过EDA系统400使用的软件应用。在一些实施例中，布图是由工具，诸如从CADENCE设计系统公司的
Figure GDA0004008059040000171
或另一适宜布局生成工具产生。
在一些实施例中，制程被实现为在非暂态计算机可读记录媒体中储存的程序的功能。非暂态的计算机可读记录媒体的实例包括，但不限于，外部/可移除及/或内部/内建存储器或记忆体单元，例如一或多个光盘，诸如DVD、磁盘，诸如硬盘、半导体记忆体，诸如ROM、RAM、记忆卡等。
图5为根据本揭示案的至少一个实施例的集成电路(IC)制造系统500及与其关联的IC制造流程的方块图。
在图5中，IC制造系统500包括各种实体，这些实体诸如设计室520、遮罩室530、及IC制造商/制造厂(“fabricator；fab”)540，其与制造IC装置560 相关的设计、开发及制造周期及/或服务中彼此互相作用。系统500中的实体通过通信网络连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为各种不同的网络，诸如内部网络及网际网络。通信网络包括有线及 /或无线通信通道。每个实体与一或多个其他实体互相作用，并提供服务至一或多个其他实体及/或自一或多个其他实体接收服务。在一些实施例中，二或以上个设计室520、遮罩室530及IC制造商540由单个较大公司所有。在一些实施例中，二或以上个设计室520、遮罩室530及IC制造商540在公用设施中共存及使用共用资源。
设计室(或设计团队)520产成IC设计布局522。IC设计布局522包括为IC装置560设计的各种几何图案。几何图案对应于待制造的IC装置560 的各元件的金属、氧化物或半导体层的图案。各层组合以形成各IC特征。例如，部分IC设计布局522包括要在半导体基板(诸如硅晶圆)中形成的各IC 特征，诸如主动区域、栅电极、源极及漏极、层间互连的金属线或通孔、及接合垫的开口，以及设置在半导体基板上的各材料层。设计室520实施适当设计程序以形成IC设计布局522。设计程序包括一或多个逻辑设计、实体设计或置放及布线。IC设计布局522存在于具有几何图案的信息的一或多个数据文件中。例如，IC设计布局522可以GDSII文件格式或DFII文件格式表示。
遮罩室530包括数据准备532及遮罩制造534。遮罩室530使用IC设计布局522以制造一或多个遮罩，此一或多个遮罩根据IC设计布局522来用于制造IC装置560的各层。遮罩室530执行遮罩数据准备532，其中IC设计布局522经转换成为代表性数据文件(representative data file；“RDF”)。遮罩数据准备532提供RDF至遮罩制造534。遮罩制造534包括遮罩写入器。遮罩写入器将RDF转换至基板上的影像，诸如遮罩(主光罩)或半导体晶圆。设计布局是通过遮罩数据准备532操作以符合遮罩写入器的特定特性及/或IC制造商540的要求。在图5中，遮罩数据准备532及遮罩制造534经图示为分别的元件。在一些实施例中，遮罩数据准备532及遮罩制造534可统称为遮罩数据准备。
在一些实施例中，遮罩数据准备532包括使用微影增强技术以补偿图像误差的光学邻近修正(optical proximity correction；OPC)，这些误差诸如可由绕射、干涉、其他制程效应等引起的误差。OPC调整IC设计布局522。在一些实施例中，遮罩数据准备532包括另外的解析度增强技术(resolution enhancement techniques；RET)，诸如离轴照明、子解析度辅助特征、相位移遮罩、其他适用技术、及类似物或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology；ILT)，其将OPC做为反影像问题处理。
在一些实施例中，遮罩数据准备532包括检查IC设计布局的遮罩规则检查器(maskrule checker；MRC)，其在具有一组遮罩建立规则的OPC中经历处理，这些遮罩创建规则含有某种几何形状及/或连接限制以确保充足界限，以考虑半导体制造制程及类似物中的可变性。在一些实施例中，MRC更改IC设计布局以在遮罩制造534期间补偿限制，其可以撤销通过OPC执行的更改的部分以满足遮罩建立规则。
在一些实施例中，遮罩数据准备532包括模拟将通过IC制造商540实施以制造IC装置560的处理的微影制程检查(lithography process checking；LPC)。 LPC基于IC设计布局522模拟此处理以建立模拟制造装置，诸如IC装置560。 LPC模拟中的处理参数可包括与IC制造周期的各制程关联的参数、与用于制造IC的工具关联的参数、及/或制程的其他态样。LPC考虑各种因数，诸如空间影像对比度、焦深(depth of focus；“DOF”)、遮罩误差增强因数(mask error enhancement factor；“MEEF”)、其他适当因数、及类似物或其组合。在一些实施例中，在模拟制造装置已由LPC建立之后，如若模拟装置在形状上不够接近以满足设计规则，则重复OPC及/或MRC以进一步优化IC设计布局522。
应理解，为清晰起见，简化了遮罩数据准备532的上述描述。在一些实施例中，数据准备532包括额外特征，诸如逻辑运算(logic operation；LOP)，以根据制造规则更改IC设计布局。另外，在数据准备532期间应用至IC设计布局 522的制程可以各种不同顺序执行。
在遮罩数据准备532之后及在遮罩制造534期间，基于更改的IC设计布局来制造遮罩或遮罩群组。在一些实施例中，电子束(electron-beam；e-beam) 或多个电子束的机制用以基于更改的IC设计布局来在遮罩(光罩或主光罩) 上形成图案。遮罩可以各种技术形成。在一些实施例中，遮罩使用二进位技术形成。在一些实施例中，遮罩图案包括不透明区域及透明区域。诸如紫外线 (ultraviolet；UV)束的辐射束，用以曝光已涂覆在晶圆上的图像敏感材料层(例如，光阻剂)，是通过不透明区域阻挡且经由透明区域穿透。在一个实例中，二进位遮罩包括透明基板(例如，熔凝石英)及在遮罩的不透明区域中涂覆的不透明材料(例如，铬)。在另一实例中，使用相位移技术形成遮罩。在相位移遮罩(phase shift mask；PSM)中，在遮罩上形成的图案中的各种特征经配置以具有适当相位差以增强解析度及成像品质。在各实例中，相转移遮罩可为衰减的PSM或交替的PSM。通过遮罩制造534产生的遮罩是在各种制程中使用。例如，此种遮罩在离子植入制程中使用以在半导体晶圆中形成各种掺杂区域，在蚀刻制程中使用以在半导体晶圆中形成各种蚀刻区域，及/或其他适当制程中使用。
IC制造商540为包括用于制造各种不同IC产品的一或多个制造设施的IC 制造商。在一些实施例中，IC制造商540为半导体铸造厂。例如，可以存在用于复数个IC产品的前端制造(前段制程(front-end-of-line；FEOL)制造)的制造设施，而第二制造设施可以提供用于互连及封装IC产品的后端制造(后段制程(back-end-of-line；BEOL)制造)，及第三制造设施可以提供用于铸造业务的其他服务。
IC制造商540使用通过遮罩室530制造的遮罩(或多个遮罩)制造IC装置560。因此，IC制造商540至少间接地使用IC设计布局522以制造IC装置 560。在一些实施例中，半导体晶圆542是使用遮罩(或多个遮罩)通过IC制造商540制造以形成IC装置560。半导体晶圆542包括硅基板或具有在其上形成的材料层的其他适当基板。半导体晶圆进一步包括一或多个各掺杂区域、介电质特征、多级互连及类似物(在后续制造步骤处形成)。
关于集成电路(IC)制造系统(例如，图5的系统500)、及与其关联的IC 制造流程的细节，可例如在2016年2月9日授权的美国专利第9,256,709号、在2015年10月1日公开的美国预授权公开案第201502128429号、在2014 年2月6日公开的美国预授权公开案第20140040838号、及在2012年8月21 日授权的美国专利第7,260,442号中查到，上述每个专利的内容以引入的方式整个并入本文。
本揭示案的态样关于一种半导体装置，此半导体装置包括：主动区域，在与第一方向平行的第一栅格中排列；及栅电极，在第二栅格中间隔列且覆盖对应的主动区域，第二栅格与第二方向平行，第二方向与第一方向正交。第一缝隙散布在相邻的主动区域之间。对于在其处对应栅电极横跨对应主动区域及栅电极未功能地连接至对应主动区域的天桥交叉点，栅电极大体上未延伸超过对应主动区域并因此大体上未延伸至对应缝隙中。
在一些实施例中，半导体装置中，对于在其处对应栅电极横跨对应主动区域及栅电极含功能地连接至对应主动区域的功能交叉点，栅电极的加长部分在第二方向中延伸超过对应主动区域一预定距离并进入对应缝隙中。
在一些实施例中，半导体装置中，栅电极的该加长部分的该第二方向中的一高度HEXT小于或等于约三倍的在该栅电极的该第一方向中的一宽度WG，其中：
HEXT≤(≈3WG)。
在一些实施例中，半导体装置中的主动区域经配置以用于finFET技术。
本揭示案的另一态样关于生成半导体装置的布局的方法，此布局储存在非暂态计算机可读媒体上，此方法包括：生成排列在与第一方向平行的第一栅格中的AR图案；以及生成在第二栅格中间隔排列且覆盖对应的AR图案的栅极图案，此第二栅格与第二方向平行，此第二方向与第一方向正交。散布在相邻的AR图案之间的缝隙是通过对应栅极图案的对应缝隙内部分覆盖，每个缝隙内部分包括由中央区域分割的两个端区域。方法还包括：生成第一切割图案，此第一切割图案覆盖缝隙内部分的第一选择部分的中央区域；以及生成第二切割图案，此第二切割图案覆盖邻接天桥交叉点的缝隙内部分的第二选择部分的端区域，进而修正对应栅极图案。第一及第二切割图案指示将随后去除对应的底层中央区域及端区域。每个天桥交叉点为交叉点的实例，在其处对应栅极图案横跨对应AR图案，以及由于其由对应栅极图案产生的栅电极将未功能地连接至产生自对应AR图案的主动区域。至少一个生成AR图案、生成栅极图案、生成第一切割图案或生成第二切割图案是通过计算机的处理器执行。
在一些实施例中，生成半导体装置的布局的方法进一步包含，基于该布局，在一初期半导体集成电路的一层中制造至少(A)一或多个半导体遮罩或(B)至少一个元件。
在一些实施例中，生成半导体装置的布局的方法中，每个缝隙、中央区域及端区域在第二方向中具有对应高度。功能交叉点为交叉点的实例，在其处对应栅极图案横跨对应AR图案，以及由于其由对应栅极图案产生的栅电极将含功能地连接至对应AR图案的主动区域。第一切割图案的高度的决定设置栅极图案的缝隙内部分该中央区域的高度，并且因此设置栅极图案的缝隙内部分的端区域的高度。生成第一切割图案包括设置第一切割图案的高度以便，对于邻接功能交叉点的缝隙内部分的对应的端区域，端区域的最终高度足以保证由对应栅极图案产生的栅电极将在第二方向中延伸超过功能交叉点一预定距离。
在一些实施例中，生成半导体装置的布局的方法中，设置第一切割图案的高度包括选择第一切割图案的高度以便端区域的最终高度HEXT小于或等于约三倍的在栅极图案的第一方向中的一宽度WG，其中：
HEXT≤(≈3WG)。
在一些实施例中，生成半导体装置的布局的方法中，每个栅极图案及第二切割图案在第一方向中具有对应宽度。功能交叉点为交叉点的实例，在其处对应栅极图案横跨对应AR图案，以及由于其由对应栅极图案产生的栅电极将含功能地连接至对应AR图案的主动区域。生成第二切割图案包括对于邻接功能交叉点的缝隙内部分的对应的端区域，将第二切割图案的宽度设置至大于对应栅极图案的宽度的一预定大小。
在一些实施例中，生成半导体装置的布局的方法中，设置第二切割图案的宽度包括将栅极图案的宽度称作WG，将第二切割图案的宽度称作WCP2，以及选择第二切割图案的宽度WCP2至小于或等于约12倍的栅极图案的一宽度WG，其中：
WCP2≤(≈12WG)。
在一些实施例中，生成半导体装置的布局的方法中，生成第二切割图案进一步包括，相对于第一方向，将第二切割图案的中线与对应栅极图案的中心线大体上对准。
在一些实施例中，生成半导体装置的布局的方法中，生成AR图案包括配置AR图案以用于finFET技术。
本揭示案的又一态样针对包含用于执行生成半导体装置的布局的方法的计算机可执行指令的非暂态计算机可读媒体。此方法包括：生成排列在与第一方向平行的第一栅格中的AR图案；以及生成在第二栅格中间隔排列且覆盖对应的AR图案的栅极图案，此第二栅格与第二方向平行，此第二方向与第一方向正交。散布在相邻的AR图案之间的缝隙是通过栅极图案的对应缝隙内部分覆盖，每个缝隙内部分包括由中央区域分割的两个端区域。方法还包括：生成第一切割图案，此第一切割图案覆盖缝隙内部分的第一选择部分的中央区域；以及生成第二切割图案，此第二切割图案覆盖邻接天桥交叉点的缝隙内部分的第二选择部分的端区域，进而修正对应栅极图案。第一及第二切割图案指示将随后去除对应的底层中央区域及端区域。天桥交叉点的每个为交叉点的实例，在其处对应栅极图案横跨对应AR图案，以及由于其由对应栅极图案产生的栅电极将不功能地连接至产生自对应AR图案的主动区域。至少一个生成AR图案、生成栅极图案、生成第一切割图案或生成第二切割图案是通过计算机的处理器执行。
在一些实施例中，生成半导体装置的布局的方法进一步包含，基于布局，控制半导体制程在初期半导体集成电路的层中制造至少一半导体遮罩或至少一个元件。
在一些实施例中，上述的计算机可读媒体，其中每个缝隙、中央区域及端区域在第二方向中具有对应高度。功能交叉点为交叉点的实例，在其处对应栅极图案与对应AR图案交叉，以及由于其由对应栅极图案产生的栅电极将含功能地连接至产生对应AR图案的主动区域。第一切割图案的高度的决定设置栅极图案的缝隙内部分的中央区域的高度，并且因此设置栅极图案的缝隙内部分的端区域的高度。生成第一切割图案包括，设置第一切割图案的高度以便，对于邻接功能交叉点的缝隙内部分的对应的端区域，端区域的最终高度足以保证产生自对应栅极图案的栅电极将在第二方向中延伸超过功能交叉点一预定距离。
在一些实施例中，上述的计算机可读媒体，其中设置第一切割图案的高度包括选择第一切割图案的高度以便端区域的最终高度HEXT小于或等于约三倍的在栅极图案的第一方向中的宽度WG，其中：
HEXT≤(≈3WG)。
在一些实施例中，上述的计算机可读媒体，其中每个栅极图案及第二切割图案在第一方向中具有对应宽度。功能交叉点为交叉点的实例，在其处对应栅极图案与对应AR图案交叉，以及由于其由对应栅极图案产生的栅电极将含功能地连接至对应AR图案的主动区域。生成第二切割图案包括，对于邻接功能交叉点的缝隙内部分的对应的端区域，将第二切割图案的宽度设置至大于对应栅极图案的宽度的一预定大小。
在一些实施例中，上述的计算机可读媒体，其中设置第二切割图案的宽度包括，将栅极图案的宽度称作WG，将第二切割图案的宽度称作WCP2，以及选择第二切割图案的宽度WCP2至小于或等于约12倍的栅极图案的宽度WG，其中：
WCP2≤(≈12WG)。
在一些实施例中，上述的计算机可读媒体，其中生成第二切割图案进一步包括，相对于第一方向，将第二切割图案的中线与对应栅极图案的中心线大体上对准。
在一些实施例中，上述的计算机可读媒体，其中生成AR图案包括配置 AR图案以用于finFET技术。
普通技术者的一员将轻易地看出，本揭示实施例的一或多个实施例实现上文介绍过的一或多个优势。在阅读上述说明书之后，一般技术者将能够实现本文广泛揭示的各种改变、等同物的置换及各种其他实施例。因此，本文的目的在于，在本文中许可的保护仅受所附权利要求书及其等同物中含有的定义限制。

Claims (40)

1.一种半导体装置，其特征在于，包含：
多个主动区域，排列在与一第一方向平行的一第一栅格中；以及
多个栅电极，间隔排列在一第二栅格中且覆盖对应的该多个主动区域的多者，该第二栅格与一第二方向平行，该第二方向与该第一方向正交；
其中多个第一缝隙对应的散布在相邻的该多个主动区域之间；以及
其中，于一对应栅电极横跨一对应主动区域及该栅电极未功能地连接至该对应主动区域的一天桥交叉点，该栅电极大体上未延伸超过该对应主动区域并因此大体上未延伸至该多个第一缝隙的一对应缝隙中。
2.根据权利要求1所述的半导体装置，其特征在于，其中：
于一对应栅电极横跨一对应主动区域及一栅电极含功能地连接至该对应主动区域的一功能交叉点，该栅电极的一加长部分在该第二方向中延伸超过该对应主动区域一预定距离并进入该对应缝隙中。
3.根据权利要求2所述的半导体装置，其特征在于，其中：
该栅电极的该加长部分的该第二方向中的一高度HEXT小于或等于三倍的在该栅电极的该第一方向中的一宽度WG，其中：
HEXT≤3WG。
4.根据权利要求1所述的半导体装置，其特征在于，其中：
该半导体装置中的该主动区域经配置以用于finFET技术。
5.一种生成半导体装置的一布局的一方法，其特征在于，该布局储存在一非暂态计算机可读媒体上，该方法包括：
生成排列在与一第一方向平行的一第一栅格中的多个主动区域图案；
生成在一第二栅格中间隔排列且覆盖对应的多个主动区域图案的多个栅极图案，该第二栅格与一第二方向平行，该第二方向与该第一方向正交；
其中散布在相邻的多个主动区域图案之间的多个缝隙是通过该多个栅极图案的对应多个缝隙内部分覆盖，每个缝隙内部分包括由一中央区域分割的两个端区域；
生成多个第一切割图案，该多个第一切割图案覆盖该多个缝隙内部分的多个第一选择部分的多个中央区域；
生成多个第二切割图案，该多个第二切割图案覆盖邻接多个天桥交叉点的该多个缝隙内部分的多个第二选择部分的多个端区域，进而修正对应多个栅极图案；以及
其中：
该多个第一切割图案及该多个第二切割图案指示将随后去除对应的多个底层中央区域及多个端区域；以及
该多个天桥交叉点的每一者为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将未功能地连接至产生自该对应主动区域图案的一主动区域；
生成多个主动区域图案、生成多个栅极图案、生成多个第一切割图案或生成多个第二切割图案中至少一者是通过一计算机的一处理器执行。
6.根据权利要求5所述的方法，其特征在于，进一步包含：
基于该布局，在一初期半导体集成电路的一层中制造至少(A)一或多个半导体遮罩或(B)至少一个元件。
7.根据权利要求5所述的方法，其特征在于，其中：
每个缝隙、中央区域及端区域在该第二方向中具有一对应高度；
一功能交叉点为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将含功能地连接至该对应主动区域图案的一主动区域；
该第一切割图案的该高度的决定设置该多个栅极图案的该多个缝隙内部分该多个中央区域的该高度，并且因此设置该多个栅极图案的该多个缝隙内部分的多个端区域的该多个高度；以及
生成多个第一切割图案包括：
设置该多个第一切割图案的该高度以便，对于邻接多个功能交叉点的该多个缝隙内部分的对应的多个端区域，该多个端区域的一最终高度足以保证由对应多个栅极图案产生的多个栅电极将在该第二方向中延伸超过该多个功能交叉点一预定距离。
8.根据权利要求7所述的方法，其特征在于，其中该设置该多个第一切割图案的该高度包括：
选择该多个第一切割图案的该高度以便该多个端区域的该最终高度HEXT小于或等于三倍的在该多个栅极图案的该第一方向中的一宽度WG，其中：
HEXT≤3WG。
9.根据权利要求5所述的方法，其特征在于，其中：
每个栅极图案及第二切割图案在该第一方向中具有一对应宽度；
一功能交叉点为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将含功能地连接至该对应主动区域图案的一主动区域；以及
生成多个第二切割图案包括：
对于邻接多个功能交叉点的该多个缝隙内部分的该多个端区域的对应多者，将该多个第二切割图案的该宽度设置至大于对应多个栅极图案的该宽度的一预定大小。
10.根据权利要求9所述的方法，其特征在于，其中设置该多个第二切割图案的该宽度包括：
将该多个栅极图案的该宽度称作WG；
将该多个第二切割图案的该宽度称作WCP2；以及
选择该多个第二切割图案的该宽度WCP2至小于或等于12倍的该多个栅极图案的该宽度WG，其中：
WCP2≤12WG。
11.根据权利要求5所述的方法，其特征在于，其中该生成多个第二切割图案进一步包括：
相对于该第一方向，将该多个第二切割图案的多个中线与该多个对应栅极图案的多个中心线大体上对准。
12.根据权利要求5所述的方法，其特征在于，其中该生成多个主动区域图案包括：
配置该多个主动区域图案以用于finFET技术。
13.一种包含用于执行生成一半导体装置的一布局的一方法的多个计算机可执行指令的一非暂态计算机可读媒体，其特征在于，该方法包括：
生成排列在与一第一方向平行的一第一栅格中的多个主动区域图案；
生成在一第二栅格中间隔排列且覆盖对应的多个主动区域图案的多个栅极图案，该第二栅格与一第二方向平行，该第二方向与该第一方向正交；
其中散布在相邻的多个主动区域图案之间的多个缝隙是通过该多个栅极图案的对应多个缝隙内部分覆盖，每个缝隙内部分包括由一中央区域分割的两个端区域；
生成多个第一切割图案，该多个第一切割图案覆盖该多个缝隙内部分的多个第一选择部分的多个中央区域；以及
生成多个第二切割图案，该多个第二切割图案覆盖邻接多个天桥交叉点的该多个缝隙内部分的多个第二选择部分的多个端区域，进而修正对应多个栅极图案；
其中：
该多个第一切割图案及该多个第二切割图案指示将随后去除对应的多个底层中央区域及多个端区域；以及
该多个天桥交叉点的每一者为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将未功能地连接至产生自该对应主动区域图案的一主动区域。
14.根据权利要求13所述的非暂态计算机可读媒体，其特征在于，其中该方法进一步包含：
基于该布局，控制一半导体制程在一初期半导体集成电路的一层中制造至少一半导体遮罩或至少一个元件。
15.根据权利要求13所述的非暂态计算机可读媒体，其特征在于，其中：
每个缝隙、中央区域及端区域在该第二方向中具有一对应高度；
一功能交叉点为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将含功能地连接至该对应主动区域图案的一主动区域；
该第一切割图案的该高度的决定设置该多个栅极图案的该多个缝隙内部分该多个中央区域的该高度，并且因此设置该多个栅极图案的该多个缝隙内部分的多个端区域的该多个高度；以及
生成多个第一切割图案包括：
设置该多个第一切割图案的该高度以便，对于邻接多个功能交叉点的该多个缝隙内部分的对应的多个端区域，该多个端区域的一最终高度足以保证由对应多个栅极图案产生的多个栅电极将在该第二方向中延伸超过该多个功能交叉点一预定距离。
16.根据权利要求15所述的非暂态计算机可读媒体，其特征在于，其中该设置该多个第一切割图案的该高度包括：
选择该多个第一切割图案的该高度以便该多个端区域的该最终高度HEXT小于或等于三倍的在该多个栅极图案的该第一方向中的一宽度WG，其中：
HEXT≤3WG。
17.根据权利要求13所述的非暂态计算机可读媒体，其特征在于，其中：
每个栅极图案及第二切割图案在该第一方向中具有一对应宽度；
一功能交叉点为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将含功能地连接至该对应主动区域图案的一主动区域；以及
生成多个第二切割图案包括：
对于邻接多个功能交叉点的该多个缝隙内部分的该多个端区域的对应多者，将该多个第二切割图案的该宽度设置至大于对应多个栅极图案的该宽度的一预定大小。
18.根据权利要求17所述的非暂态计算机可读媒体，其特征在于，其中设置第二切割图案的宽度包括：
将该多个栅极图案的该宽度称作WG；
将该多个第二切割图案的该宽度称作WCP2；以及
选择该多个第二切割图案的该宽度WCP2至小于或等于12倍的该多个栅极图案的该宽度WG，其中：
WCP2≤12WG。
19.根据权利要求17所述的非暂态计算机可读媒体，其特征在于，其中该生成多个第二切割图案进一步包括：
相对于该第一方向，将该多个第二切割图案的多个中线与该多个对应栅极图案的多个中心线大体上对准。
20.根据权利要求13所述的非暂态计算机可读媒体，其特征在于，其中该生成多个主动区域图案包括：
配置该多个主动区域图案以用于finFET技术。
21.一种生成半导体装置的一布局的方法，其特征在于，该布局储存在一非暂态计算机可读媒体上，该方法包括：
生成排列在与一第一方向平行的一第一栅格中的多个主动区域图案；
生成在一第二栅格中间隔排列且覆盖对应的多个主动区域图案的多个栅极图案，该第二栅格与一第二方向平行，该第二方向与该第一方向正交；
其中散布在相邻的多个主动区域图案之间的多个缝隙是通过该多个栅极图案的对应多个缝隙内部分覆盖，每个缝隙内部分包括由一中央区域分割的两个端区域；
生成多个第一切割图案，该多个第一切割图案覆盖该多个缝隙内部分的多个第一选择部分的多个中央区域；
生成多个第二切割图案，该多个第二切割图案覆盖邻接多个天桥交叉点的该多个缝隙内部分的多个第二选择部分的多个端区域，进而修正对应多个栅极图案；
相对于该第一方向，将该多个第二切割图案的多个中线与多个对应栅极图案的多个中心线大体上对准；以及
其中：
该多个第一切割图案及该多个第二切割图案指示将随后去除对应的多个底层中央区域及多个端区域；以及
该多个天桥交叉点的每一者为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将未功能地连接至产生自该对应主动区域图案的一主动区域；
生成多个主动区域图案、生成多个栅极图案、生成多个第一切割图案或生成多个第二切割图案中至少一者是通过一计算机的一处理器执行。
22.根据权利要求21所述的方法，其特征在于，进一步包含：
基于该布局，在一初期半导体集成电路的一层中制造至少(A)一或多个半导体遮罩或(B)至少一个元件。
23.根据权利要求21所述的方法，其特征在于，其中：
每个缝隙、中央区域及端区域在该第二方向中具有一对应高度；
一功能交叉点为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将含功能地连接至该对应主动区域图案的一主动区域；
该第一切割图案的该高度的决定设置该多个栅极图案的该多个缝隙内部分该多个中央区域的该高度，并且因此设置该多个栅极图案的该多个缝隙内部分的多个端区域的该多个高度；以及
生成多个第一切割图案包括：
设置该多个第一切割图案的该高度以便，对于邻接多个功能交叉点的该多个缝隙内部分的对应的多个端区域，该多个端区域的一最终高度足以保证由对应多个栅极图案产生的多个栅电极将在该第二方向中延伸超过该多个功能交叉点一预定距离。
24.根据权利要求21所述的方法，其特征在于，其中：
每个栅极图案及第二切割图案在该第一方向中具有一对应宽度；
一功能交叉点为一交叉点的一实例，于一对应栅极图案横跨一对应主动区域图案，以及由该对应栅极图案产生的一栅电极将含功能地连接至该对应主动区域图案的一主动区域；
生成多个第二切割图案包括：
对于邻接多个功能交叉点的该多个缝隙内部分的该多个端区域的对应多者，将该多个第二切割图案的该宽度设置至大于对应多个栅极图案的该宽度的一预定大小。
25.一种半导体装置，其特征在于，包含：
多个主动区域，排列在与一第一方向大体上平行的一第一栅格中；
多个栅电极的一第一集合，间隔排列在一第二栅格中且覆盖对应的该多个主动区域的多者，该第二栅格与一第二方向大体上平行，该第二方向与该第一方向正交；
多个第一缝隙，对应的散布在该多个主动区域的相邻多者之间；
多个栅电极的该第一集合的一第一子集，该第一子集的每个栅电极用以在该第二方向中延伸超过该多个主动区域的一对应主动区域一预定距离并进入该多个第一缝隙的一对应缝隙中；以及
多个栅电极的该第一集合的一第二子集，该第二子集的每个栅电极用以在该第二方向中大体上未延伸超过该多个主动区域的一对应主动区域并因此大体上未延伸至该多个第一缝隙的一对应缝隙中。
26.根据权利要求25所述的半导体装置，其特征在于，其中：
该第一子集的多个栅电极含功能地与该多个主动区域的对应多者连接。
27.根据权利要求25所述的半导体装置，其特征在于，其中：
该第二子集的多个栅电极未功能地与该多个主动区域的对应多者连接。
28.根据权利要求25所述的半导体装置，其特征在于，其中：
该预定距离是HEXT并且是小于或等于三倍的在该第一方向中的多个栅电极的该第一集合的一宽度WG，其中：
HEXT≤3WG。
29.根据权利要求25所述的半导体装置，其特征在于，其中：
一电路的至少一元件放置于该多个第一缝隙的一个或多个之中。
30.根据权利要求29所述的半导体装置，其特征在于，其中：
该第一子集的多个栅电极未延伸至该电路的该至少一元件。
31.根据权利要求25所述的半导体装置，其特征在于，其中：
该多个主动区域被配置以用于finFET技术。
32.一种半导体装置，其特征在于，包含：
多个主动区域，排列在与一第一方向大体上平行的一第一栅格中；
多个栅电极的一集合，间隔排列在一第二栅格中且覆盖对应的该多个主动区域的多者，该第二栅格与一第二方向大体上平行，该第二方向与该第一方向正交；以及
一缝隙区域，在该第二方向中散布在该多个主动区域的相邻多者之间；
其中，对于多个栅电极的该集合的一第一子集，该第一子集的每个栅电极用以在该第二方向中单面的延伸超过该多个主动区域的一对应主动区域但并未进入该缝隙区域中。
33.根据权利要求32所述的半导体装置，其特征在于，其中：
对于多个栅电极的该集合的一第二子集，该第二子集的每个栅电极用以相对于该第二方向具有一端延伸一预定距离进入该缝隙区域中超过该多个主动区域的一对应主动区域。
34.根据权利要求33所述的半导体装置，其特征在于，其中：
该第二子集的多个栅电极与该多个主动区域的多个对应主动区域形成多个功能交叉点。
35.根据权利要求33所述的半导体装置，其特征在于，其中：
该第二子集的每个栅电极在该第一方向的一宽度大于或等于三分之一的该预定距离。
36.根据权利要求33所述的半导体装置，其特征在于，其中：
一电路的至少一元件放置于该缝隙区域中。
37.根据权利要求32所述的半导体装置，其特征在于，其中：
该第一子集的多个栅电极与该多个主动区域的多个对应主动区域形成多个天桥交叉点。
38.根据权利要求32所述的半导体装置，其特征在于，其中：
对于多个栅电极的该集合的一第二子集，该第二子集的每个栅电极用以大体上双面延伸超过该多个主动区域的一对应主动区域包括大体上延伸进入该缝隙区域中。
39.根据权利要求32所述的半导体装置，其特征在于，其中：
该多个主动区域的多个长轴大体上在该第一方向中延伸。
40.根据权利要求32所述的半导体装置，其特征在于，其中：
该多个主动区域被对应的配置以用于PMOS技术或NMOS技术。
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