JP5737922B2 - 半導体デバイスの製造方法 - Google Patents

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Description

本発明は、半導体デバイスの製造方法に関する。
半導体デバイスの製造では、半導体基板上における絶縁膜や金属膜などの被加工膜にフォトレジストを塗布し、フォトリソグラフィ技術によって形成したレジストマスクを用いて、被加工膜にパターンを形成している。
このような半導体デバイスの製造では、パターンの加工寸法が製品仕様毎に定められたプロセス設計の許容値（以下では、設計許容値と称する）以内であるか否かを確認して、パターンの加工寸法が設計許容値以外となったウェハは不良品として製造工程から除外することになる。製造段階で不良品を除外することにより、不良品が顧客に流出することを防止できるが、製造歩留りが低下してコスト増となるため、不良品の発生率（不良率）を極力低下させる必要がある。
一方、一旦不良品となっても、再生処置（リワーク）により良品として製造工程に戻せる工程があり、その代表例がレジストマスクを形成するフォトリソグラフィ工程である。レジストマスクにおけるパターンの位置や寸法を計測して、設計許容値以外と判断されたウェハは一旦不良品として除外されるが、レジストマスクだけを除去すれば、許容値以外となったウェハと同様に製造を継続することができる。このように不良品を良品に再生することができるので、不良率を低下させることができるが、リワークもコスト増の原因となるので、リワークの発生率（リワーク率）も低下させることが望ましい。
特許文献１には、前工程で形成されたパターンと前工程に続く後工程で形成されたパターンとの合わせずれを測定する方法の一例が開示されている。
特開２００３−２２４０６１号公報
半導体デバイスの微細化に伴って、アライメントマージンの確保が極めて困難となっており、不良率とともにリワーク率も上昇してきている。ここで、ＤＲＡＭ（Dynamic Random Access Memory）におけるシリンダホールの形成工程を例にして、アライメントの設計許容値について説明する。
シリンダホールの形成では、はじめに、配線層に接続されたコンタクトパッドを覆う絶縁膜上に、コンタクトパッドに対して位置合わせした、シリンダホールのレジストマスクを形成する。コンタクトパッドは、下方に形成された配線層と上方に形成されるシリンダとの間に設けられ、両者のアライメントマージンを拡大する役割を果たすものである。次に、レジストマスクをエッチングマスクにして絶縁膜をエッチングすることにより、底部にコンタクトパッドの上面の一部が露出したシリンダホールを絶縁膜に形成する。このとき、シリンダホールの底部はコンタクトパッド上に位置していなければならないので、コンタクトパッドとレジストマスクのアライメントマージンは、加工ばらつきに応じて、それぞれの面積変動とともに異なることになる。つまり、コンタクトパッドの平面パターンの面積が広いほど、シリンダホールの底部の面積が狭いほど、これら２つのパターンの合わせマージンは拡大する。
これに対して、製造工程における設計許容値は、ワーストケースを考慮して決定される。そのため、平面パターンの面積が最も狭く形成されたコンタクトパッド上に、底面積が最も広いシリンダホールが形成される場合における最も狭い合わせマージンが、製造工程の管理上の設計許容値に反映されている。実際の製造工程では、ワーストケースとなることは極めて稀であるため、ほとんどのウェハにおいて、設計許容値を拡大できる余地を残している。それにもかかわらず、最も狭い合わせマージンで良否を判定しているため、この合わせマージンで一律に管理することが、リワーク率を押し上げる原因の１つになっている。
本発明の、半導体デバイスの製造方法は、
半導体基板上に第１の被加工膜を形成する工程と、
前記第１の被加工膜に第１のパターンを形成する工程と、
前記第１のパターンにおける所定の方向の寸法である第１の距離を測定する第１の測定工程と、
前記第１のパターン上に第２の被加工膜を形成する工程と、
前記第２の被加工膜上に形成したフォトレジストに第２のパターンを形成する工程と、
前記第２のパターンにおける所定の方向の寸法である第２の距離を測定する第２の測定工程と、
少なくとも前記第１および第２の距離を用いて、予め決められた重ね合わせ範囲から前記第１および第２のパターンの重ね合わせ範囲を修正する工程と、
前記フォトレジストと前記第１のパターン間の重ね合わせ値を測定する工程と、
測定された重ね合わせ値が修正された重ね合わせ範囲内かどうかを判定する工程と、
を有することを特徴とする。
本発明によれば、実際に形成されたパターンに対応して、製品の良否判定の許容範囲を拡大することで、不良ではないにも関わらず、不良と判定されていた製品を救済することが可能となり、リワーク率および不良率を低下させることができる。
本実施形態のＤＲＡＭの一構成例を示す断面図である。 本実施形態の半導体デバイスの製造方法を説明するための平面図である。 本実施形態の半導体デバイスの製造方法を説明するための断面図である。 本実施形態の半導体デバイスの製造方法を説明するための平面図である。 本実施形態の半導体デバイスの製造方法を説明するための断面図である。 本実施形態の半導体デバイスの製造方法を説明するための平面図である。 本実施形態の半導体デバイスの製造方法を説明するための断面図である。 本実施形態の半導体デバイスの製造方法を説明するための平面図である。 本実施形態の半導体デバイスの製造方法を説明するための断面図である。 本実施形態の半導体デバイスの製造方法を説明するための平面図である。 本実施形態の半導体デバイスの製造方法を説明するための断面図である。 本実施形態の半導体デバイスの製造方法を詳しく説明するための対象となる２つの工程の製造フローを示す図である。 図１２に示す工程（１２）における測定時にアライメントマーク部をカメラで撮影した画像の一例である。 ウェハにおける半導体デバイスおよびアライメントマークのレイアウトの一例を示す平面図である。 ホールパターン２０Ｄ形成後の半導体デバイスの一部を示す断面図である。 シリンダホール２７Ａ形成後の半導体デバイスの一部を示す断面図である。 本実施形態で使用される測定装置の一構成例を示すブロック図である。 コンタクトパッド上にシリンダホールが理想的な位置に形成された場合を示す画像である。 コンタクトパッドに対するシリンダホールの重ね合わせが設計許容値以外となった場合を示す画像である。 シリンダホールが設計許容値よりも大きく形成された場合を示す画像である。 複数種の登録画像を準備する場合の一例を示す表である。
本実施形態の半導体デバイスの構成を説明する。本実施形態では、半導体デバイスがＤＲＡＭの場合とする。
図１は本実施形態によるＤＲＡＭの一構成例を示す断面図である。本実施形態では、説明のために、ＤＲＡＭの回路形成領域を、複数のメモリセルが設けられるセルアレイ部と、セルアレイ部の周囲に設けられた周辺回路部とに大別する。
図１（ａ）は周辺回路部とセルアレイ端部を示しており、図１（ｂ）はセルアレイ中央部を示している。なお、セルアレイ端部とセルアレイ中央部とを合わせて、セルアレイ部と称する場合がある。また、本実施形態のＤＲＡＭでは、ベースとなる半導体基板にシリコン基板を用いるものとする。また、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。
はじめに、本実施形態のＤＲＡＭ１００のセルアレイ部と周辺回路部の両方に共通する構成について、図１（ａ）および図１（ｂ）を参照して説明する。
セルアレイ部と周辺回路部のそれぞれには、シリコン基板１にプレーナ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下では、ＭＯＳトランジスタと称する）が設けられている。ＭＯＳトランジスタは、シリコン基板１に設けられた素子分離領域となるＳＴＩ（Shallow Trench Isolation）２に囲まれた活性領域３内に位置している。ＭＯＳトランジスタは、シリコン基板１の表面に設けられたゲート絶縁膜４と、ゲート絶縁膜４の上に設けられたゲート電極５と、ゲート絶縁膜４の下部周辺に設けられたソース領域およびドレイン領域となる拡散層８とを有する構成である。図１（ｂ）に示す活性領域３には、説明の便宜上、２個のＭＯＳトランジスタを表しているが、実際には、セルアレイ部には、数千〜数十万個のＭＯＳトランジスタが配置されている。
図１（ａ）および図１（ｂ）に示すように、ゲート電極５は、その上面が絶縁膜６覆われ、その側面がサイドウォール絶縁膜７で覆われている。拡散層８は、ゲート絶縁膜４の下部周辺といっても、ゲート絶縁膜４において、ゲート電極５で覆われた部位の真下ではなく、第１の層間絶縁膜９によって覆われた、シリコン基板１の一部の表面近傍に設けられている。拡散層８は、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物が拡散して形成された層である。以下では、１つのＭＯＳトランジスタが備える２つの拡散層８を区別して説明する場合に、図１（ａ）および図１（ｂ）に示すように、符号８ａまたは８ｂを用いる。
次に、セルアレイ部における構成を、図１（ａ）に示すセルアレイ端部の断面図および図１（ｂ）の断面図を参照して説明する。セルアレイ部には、上記ＭＯＳトランジスタおよびキャパシタ２７を有するメモリセルが複数設けられている。キャパシタ２７はシリンダ型のキャパシタである。
キャパシタ２７は、下部電極２４、容量膜２５および上部電極２６を有する構成である。２つのＭＯＳトランジスタが共有する拡散層８ａは第１のコンタクトプラグ１０ａおよび第２のコンタクトプラグ１２を介してビットラインとなる第１の配線１３に接続されている。また、ＭＯＳトランジスタの拡散層８ｂは、第１のコンタクトプラグ１０ｂ、第３のコンタクトプラグ１７およびコンタクトパッド１８を介してキャパシタ２７の下部電極２４に接続されている。
第１のコンタクトプラグ１０ａ、１０ｂは、第１の層間絶縁膜９を貫通し、隣接するＭＯＳトランジスタのサイドウォール絶縁膜７の間に位置している。第１のコンタクトプラグ１０ａは、第２の層間絶縁膜１１を貫通する第２のコンタクトプラグ１２と接続されている。第１のコンタクトプラグ１０ｂは、第２の層間絶縁膜１１および第３の層間絶縁膜１６を貫通する第３のコンタクトプラグ１７と接続されている。
第１の配線１３は、第２の層間絶縁膜１１上に設けられており、第２のコンタクトプラグ１２と接続されている。第１の配線１３は、上面が絶縁膜１４で覆われ、側面がサイドウォール絶縁膜１５で覆われている。
コンタクトパッド１８は、第３の層間絶縁膜１６の上に設けられ、第３の層間絶縁膜１６を貫通する第３のコンタクトプラグ１７と接続されている。コンタクトパッド１８は、キャパシタ２７と第３のコンタクトプラグ１７とのアライメントマージンを確保するためのものである。
コンタクトパッド１８の上に、第３の層間絶縁膜１６を保護するためのカバー膜１９と、第４の層間絶縁膜２０と、第５の層間絶縁膜２１とが順に設けられている。カバー膜１９、第４の層間絶縁膜２０、および第５の層間絶縁膜２１を貫通してコンタクトパッド１８の上面に達するシリンダホール２７Ａに、シリンダ状の下部電極２４が設けられている。この構成により、コンタクトパッド１８と下部電極２４が接続されている。下部電極２４の露出面は容量膜２５で覆われ、容量膜２５は上部電極２６で覆われている。上部電極２６は第６の層間絶縁膜２８で覆われている。
キャパシタ２７の側面には、キャパシタ２７の倒壊を防止するために、隣接するキャパシタ２７の間に第１の梁２２と第２の梁２３が設けられている。第１の梁２２はキャパシタ２７の中央付近に設けられ、第２の梁２３はキャパシタの上部付近に設けられている。この構成により、キャパシタ２７は、製造過程で水平方向に力がかかっても、梁を介して隣接するキャパシタと相互に支え合うことで、倒壊を防げる。
セルアレイ端部には、第６の層間絶縁膜２８を貫通する第４のコンタクトプラグ２９が設けられ、第４のコンタクトプラグ２９は、第６の層間絶縁膜２８の上に設けられた第２の配線３０と接続されている。キャパシタ２７の上部電極２６は、第４のコンタクトプラグ２９を介して第２の配線３０と接続されている。
次に、周辺回路部における構成を、図１（ａ）に示す周辺回路部の断面図を参照して説明する。
上記ＭＯＳトランジスタの拡散層８が第５のコンタクトプラグ３１を介して第３の配線３２と接続されている。第３の配線３２は第６のコンタクトプラグ３５を介して第２の配線３０と接続されている。第５のコンタクトプラグ３１は、第１の層間絶縁膜９と第２の層間絶縁膜１１を貫通して設けられている。第３の配線３２は、第２の層間絶縁膜１１上に設けられ、絶縁膜３３とサイドウォール絶縁膜３４で覆われている。絶縁膜３３の上にカバー膜１９、第４の層間絶縁膜２０、第５の層間絶縁膜２１、および第６の層間絶縁膜２８が順に設けられている。第６のコンタクトプラグ３５は、絶縁膜３３、カバー膜１９、第４の層間絶縁膜２０、第５の層間絶縁膜２１、および第６の層間絶縁膜２８を貫通して、第２の配線３０と第３の配線３２とを接続している。
次に、上述した構成のＤＲＡＭを対象として、本実施形態の半導体デバイスの製造方法を、図２から図１１を参照して説明する。
本実施形態の半導体デバイスの製造方法は、フォトリソグラフィ工程に用いられるものであり、特に、下地に形成されたパターンとの合わせを必要とするフォトリソグラフィ工程に有効である。その一例として、キャパシタ２７を形成するための「型枠」となるシリンダホール２７Ａをコンタクトパッド１８上に形成する方法に、本実施形態の半導体デバイスの製造方法を適用する。ただし、シリンダホール２７Ａを形成するには、その途中で各種の測定と良否判定が必要であるが、その詳細は後述し、ここでは、その形成方法に注目して説明する。
図２から図１１の各図において、（ａ）は周辺回路部とセルアレイ端部を示し、（ｂ）はセルアレイ中央部を示し、（ｃ）はアライメントマーク部を示す。
また、図２、４、６、８および１０のそれぞれにおける（ａ）および（ｂ）の平面図は、各図に示す製造工程に応じて、デバイス表面の構成要素を実線で示し、デバイス表面よりも下層側の主な構成要素については、デバイス表面から下層側の主な構成要素までの膜が透光性ではないものとして、破線で示している。これに対して、図２、４、６、８および１０のそれぞれにおける（ｃ）の平面図も、各図に示す製造工程に応じて、マーク表面の構成要素を実線で示しているが、マーク表面よりも下層側の構成要素については、説明のために、各構成要素自体の透光性を考慮して、測定時に用いるカメラでマークを撮影したときの画像を模式的に示している。
はじめに、シリコン基板１にＳＴＩ２を形成する工程からコンタクトパッド１８を形成する工程までの製造過程を説明する。図２はコンタクトパッド形成工程後の半導体デバイスを示す平面図であり、図３は図２に示す線分ＡＡ部の断面図である。
シリコン基板１に、素子分離領域となるＳＴＩ２を形成することによって、活性領域３を形成する。次に、熱酸化法によりシリコン基板１の表面にゲート絶縁膜４として酸化膜を形成し、ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜およびタングステン（Ｗ）膜をその酸化膜の上に形成する。さらに、ＣＶＤ法によりタングステン膜の上に絶縁膜６として窒化シリコン膜（ＳｉＮ）を形成する。
続いて、所定の形状にパターニングされた絶縁膜６をマスクにして、ポリシリコン膜およびタングステン膜に対してエッチングを行ってゲート電極５を形成する。続いて、ゲート電極５および絶縁膜６からなる積層体を覆う窒化シリコン膜をＣＶＤ法により形成し、この窒化シリコン膜に対して異方性エッチングを行うことで、ゲート電極５および絶縁膜６の側面を覆うサイドウォール絶縁膜７を形成する。そして、ゲート電極５間の領域で、サイドウォール絶縁膜７で覆われていない部位のシリコン基板１の表面近傍に導電性不純物をイオン注入法で導入し、その後、導電性不純物を熱拡散させることで拡散層８を形成する。このようにして、ＭＯＳトランジスタが形成される。
図３（ａ）および図３（ｂ）に示すように、ゲート電極５および絶縁膜６からなる積層体がシリコン基板１の表面に対して凸型形状になっており、この凸型形状による段差をなくすために、積層体間を埋め込むための塗布絶縁材料として第１の層間絶縁膜９を形成し、続いて、ＣＭＰ（Chemical Mechanical Polishing）処理を行うことで第１の層間絶縁膜９の上面を平坦化する。第１の層間絶縁膜９には、膜厚が２００ｎｍ程度のＳＯＤ（Spin On Dielectrics）を用いた。
さらに、セルアレイ部において、所望の拡散層８上に所望の形状の開孔（ホール）パターンを第１の層間絶縁膜９に形成するために、第１の層間絶縁膜９の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術によって所定のホールパターンをフォトレジスト膜に形成する。ホールパターンが形成されたフォトレジスト膜をマスクにして第１の層間絶縁膜９にドライエッチングを行うことで、第１のホール（不図示）を第１の層間絶縁膜９に形成する。フォトレジスト膜を除去した後、第１のホールに埋め込むようにタングステン等の導電膜を形成する。続いて、第１の層間絶縁膜９上に形成された、余剰分の導電膜をＣＭＰ処理で除去することにより、第１のコンタクトプラグ１０ａ、１０ｂを導電膜で形成する。このとき、第１のコンタクトプラグ１０が拡散層８と接続される。
第１の層間絶縁膜９上に、ＣＶＤ法により膜厚１００ｎｍ程度のシリコン酸化膜（ＳｉＯ2）で第２の層間絶縁膜１１を形成する。第１の層間絶縁膜９に第１のコンタクトプラグ１０を形成する場合と同様に、フォトリソグラフィ技術、ドライエッチング、導電膜形成およびＣＭＰ処理を行うことで、セルアレイ部における第２の層間絶縁膜１１に第２のコンタクトプラグ１２を形成し、周辺回路部における第１の層間絶縁膜９および第２の層間絶縁膜１１に第５のコンタクトプラグ３１を形成する。この処理により、第２のコンタクトプラグ１２が第１のコンタクトプラグ１０ａと接続され、第５のコンタクトプラグ３１が拡散層８と接続される。
第２の層間絶縁膜１１上に、膜厚５０ｎｍ程度のタングステン膜をスパッタリング法で形成し、その上に膜厚２５０ｎｍ程度の窒化シリコン膜をＣＶＤ法で形成する。これらの膜をフォトリソグラフィ技術とドライエッチングによりパターニングすることで、セルアレイ部において、絶縁膜１４が積層された第１の配線１３を形成し、周辺回路部において、絶縁膜３３が積層された第３の配線３２を形成する。この処理により、第１の配線１３が第２のコンタクトプラグ１２と接続され、第３の配線３２が第５のコンタクトプラグ３１と接続される。続いて、第１の配線１３の側面を窒化シリコン膜などのサイドウォール絶縁膜１５で覆うと同時に、第３の配線３２の側面をサイドウォール絶縁膜３４で覆う。これらの配線間を埋め込むように、膜厚４００ｎｍ程度のＳＯＤによる第３の層間絶縁膜１６を形成した後、ＣＭＰ処理により第３の層間絶縁膜１６の上面を平坦化する。
続いて、セルアレイ部において、第２の層間絶縁膜１１および第３の層間絶縁膜１６にホールパターンを形成するために、第３の層間絶縁膜１６の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術によってフォトレジスト膜にホールパターンを形成する。そして、ホールパターンが形成されたフォトレジスト膜をマスクにして第２の層間絶縁膜１１および第３の層間絶縁膜１６にドライエッチングを行うことで、第２のホール（不図示）を第２の層間絶縁膜１１および第３の層間絶縁膜１６に形成する。
フォトレジスト膜を除去した後、第２のホールを埋め込むようにタングステン等の導電膜を形成する。続いて、第３の層間絶縁膜１６上に形成された、余剰分の導電膜をＣＭＰ処理で除去することにより、第３のコンタクトプラグ１７を導電膜で形成する。このとき、第３のコンタクトプラグ１７が第１のコンタクトプラグ１０ｂと接続される。さらに、第３の層間絶縁膜１６上に、導電性不純物が拡散されたポリシリコン膜またはタングステン膜などの導電膜を膜厚５０ｎｍ程度形成する。そして、フォトリソグラフィ技術とドライエッチングによって導電膜をパターニングして、セルアレイ部にコンタクトパッド１８を形成する。コンタクトパッド１８は、平面パターンの直径φ１（図２（ｂ）参照）の仕上がり寸法が９８±７ｎｍに設定されている。
アライメントマーク部には、フォトリソグラフィ工程毎に適切な形状のアライメントマークがウェハ表面に形成されるが、本実施形態では、シリンダホール２７Ａの形成に必要なものだけを表すものとする。アライメントマーク部では、図３（ｃ）に示すように、シリコン基板１上に第１の層間絶縁膜９、第２の層間絶縁膜１１および第３の層間絶縁膜１６を順に形成し、図２（ｃ）および図３（ｃ）に示すように、第１のアライメントマーク１８Ａを第３の層間絶縁膜１６の上に形成している。図２（ｃ）に示すように、第１のアライメントマーク１８Ａの平面パターンは、横寸法（Ｘ軸方向寸法）をＸ１とし、縦寸法（Ｙ軸方向寸法）をＹ１とすると、Ｘ１＝Ｙ１＝２０μｍとし、パターンの幅を１μｍとした枠状パターンである。第１のアライメントマーク１８Ａはコンタクトパッド１８と同種の材料で形成されている。
ここで、図２（ｃ）に示す第１のアライメントマーク１８Ａは、各辺が頂点で接続され、４つの辺が接続されて１つのパターンになっているが、パターンが頂点（コーナー部分）で分断され、各辺に対応するライン状の４つのパターンで構成されていてもよい。なお、アライメントマーク部における、第１の層間絶縁膜９、第２の層間絶縁膜１１および第３の層間絶縁膜１６を、セルアレイ部と周辺回路部への成膜と同時に形成し、第１のアライメントマーク１８Ａもコンタクトパッド１８と同時に形成している。このように、アライメントマーク部だけに特別な加工を施すことなく、セルアレイ部および周辺回路部のうち、いずれか一方または両方と同時にアライメントマーク部に加工を行っている。そのため、これ以降の工程では、アライメントマーク部の説明を、主としてセルアレイ部および周辺回路部との相違点について行う。
次に、コンタクトパッド１８上に絶縁膜を形成する工程から、シリンダホール２７Ａを形成するためのフォトレジストを形成する工程までの製造過程を説明する。図４はシリンダホール形成のためのフォトレジストを形成した後の半導体デバイスを示す平面図であり、図５は図４に示す線分ＡＡ部の断面図である。
コンタクトパッド１８および第３の層間絶縁膜１６の上に、ウェットエッチングの保護膜として、膜厚５０ｎｍ程度の窒化シリコン膜を用いたカバー膜１９をＣＶＤ法で形成する。次に、カバー膜１９上に、膜厚５００〜１０００ｎｍ程度の酸化シリコン膜を用いて第４の層間絶縁膜２０をＣＶＤ法で形成する。さらに、第４の層間絶縁膜２０上に、カーボン膜を用いたハードマスク２０Ａと酸化シリコン膜を用いた中間マスク２０ＢをＣＶＤ法で順に形成する。続いて、中間マスク２０Ｂの上にフォトレジスト２０Ｃを塗布した後、フォトリソグラフィ技術によって、フォトレジスト２０Ｃのうち、所望のコンタクトパッド１８の部位に相当する位置にホールパターン２０Ｄを形成する。このとき、ホールパターン２０Ｄの底面には、中間マスク２０Ｂの上面の一部が露出することになる。ホールパターン２０Ｄは、平面パターンの直径φ２（図４（ｂ）参照）の仕上がり寸法が６４±２ｎｍに設定されている。
アライメントマーク部では、図５（ｃ）に示すように、中間マスク２０Ｂ上のフォトレジスト２０Ｃに第２のアライメントマーク２０Ｅを形成する。図４（ｃ）では、第２のアライメントマーク２０Ｅの平面パターンは、中間マスク２０Ｂの上面が露出している部分に相当する。第２のアライメントマーク２０Ｅの平面パターンは、横寸法をＸ２とし、縦寸法をＹ２とすると、Ｘ２＝Ｙ２＝１０μｍとし、パターンの幅を０．３μｍとした、正方形の枠状パターンである。
ここで、これらのアライメントマークをＸＹ平面座標に垂直な方向から見る「平面視」における設計上の配置は、第２のアライメントマーク２０Ｅを第１のアライメントマーク１８Ａの内側としており、それぞれのマークの中心を一致させて、ＸＹ平面において原点を起点にして任意の座標への方向である「ＸＹ方向」における両マークの隙間をそれぞれ５μｍとしている。
なお、第２のアライメントマーク２０Ｅ（図４（ｃ）において符号２０Ｂに示す部位）は、各辺が頂点で接続され、４つの辺が接続されて１つのパターンになっているが、パターンがコーナー部分で分断され、各辺に対応するライン状の４つのパターンで構成されていてもよい。また、説明を簡単にするために、以下では、ホールパターン２０Ｄが形成されたフォトレジスト２０Ｃをレジストマスク２０Ｄと称し、第２のアライメントマーク２０Ｅが形成されたフォトレジスト２０Ｃをレジストマスク２０Ｅと称する場合がある。
次に、フォトレジスト２０Ｃのホールパターンをハードマスク２０Ａおよび中間マスク２０Ｂに転写する工程を説明する。図６はシリンダホール形成のためのホールパターンをハードマスクおよび中間マスクに転写した後の半導体デバイスを示す平面図であり、図７は図６に示す線分ＡＡ部の断面図である。
フォトレジスト２０Ｃをエッチングマスクとして、ホールパターン２０Ｄの底面に露出した中間マスク２０Ｂをドライエッチングすることで、中間マスク２０Ｂにホールパターン（不図示）を形成する。次に、中間マスク２０Ｂをエッチングマスクとして、図に示さないホールパターンの底面に露出したハードマスク２０Ａにドライエッチングを行うことで、中間マスク２０Ｂおよびハードマスク２０Ａにホールパターン２０Ｆを形成する。このとき、中間マスク２０Ｂの上に形成されていたフォトレジスト２０Ｃは、これらのドライエッチングの処理の過程で、ホールパターン２０Ｄの位置に相当する中間マスク２０Ｂおよびハードマスク２０Ａと共に除去される。図６（ａ）および図６（ｂ）に示すように、ホールパターン２０Ｆの底面には、第４の層間絶縁膜２０の上面の一部が露出する。
アライメントマーク部では、中間マスク２０Ｂおよびハードマスク２０Ａに、平面視で第２のアライメントマーク２０Ｅと同じ正方形の溝パターン２０Ｇを形成する。図７（ｃ）に示すように、溝パターン２０Ｇの底面には、第４の層間絶縁膜２０の上面の一部が露出している。そのため、図６（ｃ）では、溝パターン２０Ｇは、第４の層間絶縁膜２０の上面が露出している部分に相当し、符号２０で示されている。
次に、ハードマスク２０Ａのホールパターン２０Ｆを第４の層間絶縁膜２０に転写する工程を説明する。図８はハードマスクのホールパターンを第４の層間絶縁膜に転写した後の半導体デバイスを示す平面図であり、図９は図８に示す線分ＡＡ部の断面図である。
中間マスク２０Ｂおよびハードマスク２０Ａをエッチングマスクとして、図７（ａ）および図７（ｂ）に示したホールパターン２０Ｆの底面に露出する第４の層間絶縁膜２０の部位にドライエッチングを行って、第４の層間絶縁膜２０にホールパターン２０Ｈを形成する。中間マスク２０Ｂは、このときのドライエッチング処理で除去される。ホールパターン２０Ｈの底面には、コンタクトパッド１８の上面の一部が露出する。図８（ａ）および図８（ｂ）では、ホールパターン２０Ｈは、コンタクトパッド１８の上面が露出している部分に相当し、符号１８で示されている。
アライメントマーク部では、第４の層間絶縁膜２０に、平面視で第２のアライメントマーク２０Ｅと同じ正方形の溝パターン２０Ｊを形成する。図９（ｃ）に示すように、溝パターン２０Ｊの底面には、第３の層間絶縁膜１６の上面の一部が露出している。そのため、図８（ｃ）では、溝パターン２０Ｊは、第３の層間絶縁膜１６の上面が露出している部分に相当し、符号１６で示されている。
次に、シリンダホール２７Ａを形成する工程を説明する。図１０はシリンダホール形成後の半導体デバイスを示す平面図であり、図１１は図１０に示す線分ＡＡ部の断面図である。
第４の層間絶縁膜２０の上に残留しているハードマスク２０Ａをアッシング処理によって除去することで、図１１（ａ）および図１１（ｂ）に示すように、シリンダホール２７Ａが形成される。シリンダホール２７Ａの底面には、コンタクトパッド１８の上面の一部が露出している。そのため、図１０（ａ）および図１０（ｂ）では、シリンダホール２７Ａのパターンは符号１８で示されている。
アライメントマーク部には、横寸法をＸ３とし、縦寸法をＹ３とした正方形の溝パターン２７Ｂが第４の層間絶縁膜２０に形成される。図１１（ｃ）に示すように、溝パターン２７Ｂの底面には、第１のアライメントマーク１８Ａの内側の範囲であって、第３の層間絶縁膜１６の上面の一部が露出している。そのため、図１０（ｃ）では、溝パターン２７Ｂは、第３の層間絶縁膜１６の上面が露出している部分に相当し、符号１６で示されている。なお、溝パターン２７Ｂの横寸法Ｘ３と縦寸法Ｙ３と幅寸法のそれぞれは、ドライエッチングにおいて意図しないＸＹ方向にもエッチングが進むサイドエッチング現象によって、第２のアライメントマーク２０Ｅの実測値とは若干のずれを生じる場合がある。
次に、上述した製造方法に含まれる工程のうち、コンタクトパッド１８の形成工程とシリンダホール２７Ａの形成工程の２つの工程を対象にして、本実施形態の半導体デバイスの製造方法を説明する。コンタクトパッド１８の形成工程を第１の工程とし、シリンダホール２７Ａの形成工程を第２の工程とする。
図１２は、本実施形態の半導体デバイスの製造方法を詳しく説明するための対象となる２つの工程の製造フローを示す図である。ここでは、図２から図１１を参照して説明した半導体デバイスの構成と同様な構成には、同一の符号を使用する。また、第１および第２の工程のそれぞれは種々の工程を含んでいるため、それらの工程を区別するために、（１）〜（１８）の番号を工程に付している。
第１の工程では、第３の層間絶縁膜１６上に第１の被加工膜となる導電膜を成膜（工程（１））してから、フォトレジストの塗布（工程（２））と現像を行って、レジストマスクを形成（工程（３））する。次に、レジストマスクのパターン寸法およびアライメントマークの形成位置を測定（工程（４））し、レジストマスクの良否判定（工程（５））を行う。
工程（５）で不良と判定されたウェハは、製造フローから迂回してレジストマスクが剥離（工程（１５））された後、再度製造工程に戻って、フォトレジストの塗布（工程（２））から製造が再開される。工程（５）で良品と判定されたウェハに対しては、第１の被加工膜からなる第１のパターンに相当するコンタクトパッド１８を形成（工程（６））する。続いて、コンタクトパッド１８における第１の距離に相当するパターン寸法を測定（工程（７）：第１の測定工程に相当）し、コンタクトパッド１８の良否判定（工程（８））を行う。この良否判定で不良となったウェハは、再生困難であるので、廃棄処分される。
第２の工程では、コンタクトパッド１８上に、第２の被加工膜となるカバー膜１９および第４の層間絶縁膜２０と、ハードマスク２０Ａ、中間マスク２０Ｂを順次形成（工程（９））してから、第２の被加工膜の上にハードマスク２０Ａおよび中間マスク２０Ｂを介してフォトレジスト２０Ｃの塗布（工程（１０））と現像を行い、第２のパターンに相当するレジストマスク２０Ｄを形成（工程（１１））する。次に、レジストマスク２０Ｄにおける第２の距離に相当するパターン寸法および第２のアライメントマーク２０Ｅの形成位置を測定（工程（１２）：第２の測定工程に相当）し、レジストマスク２０Ｄの良否判定（工程（１３））を行う。
工程（１３）で、不良と判定されたウェハは、製造フローから迂回して、レジストマスクが剥離（工程（１８））された後、再度製造工程に戻って、フォトレジスト２０Ｃの塗布（工程（１０））から製造が再開される。工程（１３）で良品と判定されたウェハに対しては、レジストマスク２０Ｄを使用して、第２の被加工膜を用いて第３のパターンに相当するシリンダホール２７Ａを形成（工程（１４））する。続いて、シリンダホール２７Ａにおける第３の距離となるパターン寸法を測定（工程（１５）：第３の測定工程に相当）し、シリンダホール２７Ａの良否判定（工程（１６））を行う。この良否判定で不良となったウェハも、再生困難であるので、廃棄処分される。
次に、工程（１２）における第２のアライメントマーク２０Ｅの形成位置の測定方法を説明する。図１３は、図１２に示す工程（１２）における測定時にアライメントマーク部をカメラで撮影した画像の一例である。図１３は、図４（ｃ）に示したアライメントマーク部を撮影した画像に相当する。
図４（ｃ）の線分ＡＡ部分の断面図に相当する図５（ｃ）に示したように、アライメントマーク部には、第１のアライメントマーク１８Ａの上に、カバー膜１９、第４の層間絶縁膜２０、ハードマスク２０Ａ、中間マスク２０Ｂ、およびフォトレジスト２０Ｃが積層されている。カバー膜１９、第４の層間絶縁膜２０、ハードマスク２０Ａ、中間マスク２０Ｂ、およびフォトレジスト２０Ｃのいずれもが透光性を有しているので、図１３に示す画像で、図５（ｃ）に示したホールパターン２０Ｅの底面に露出する中間マスク２０Ｂの上面と共に第１のアライメントマーク１８Ａを認識することが可能である。
そのため、図１３に示す画像に対して、第１のアライメントマーク１８Ａと第２のアライメントマーク２０Ｅ（符号２０Ｂで示す）を含むエリアの画像処理、またはＸ方向およびＹ方向へのレーザー光照射を行うことによって、これら２つのアライメントマークのそれぞれの端部の位置を検出することができる。さらに、２つのアライメントマークのそれぞれの端部の位置のＸ軸方向の差分値とＹ軸方向の差分値から、２つのアライメントマークのＸ方向のずれ量Ｘ４およびＸ５と、２つのアライメントマークのＹ方向のずれ量Ｙ４およびＹ５を算出することができる。パターンの端部の検出方法については、後述する。
ここで、Ｘ軸方向のずれ量Ｘ４がＸ５と等しいならば、Ｘ軸方向における第１のアライメントマーク１８Ａと第２のアライメントマーク２０Ｅの位置ずれはないものと判断できるが、図１３に示す画像では、Ｘ４＞Ｘ５なので、第１のアライメントマーク１８Ａを基準にして第２のアライメントマーク２０ＥがＸ軸方向のプラス（＋）側にずれて形成されていることを示している。詳細な説明を省略するが、２つのアライメントマークのＹ軸方向のずれ量Ｙ４とＹ５の関係もＸ軸方向のずれ量の関係と同様であり、図１３の画像は、第１のアライメントマーク１８Ａを基準にして第２のアライメントマーク２０ＥがＹ軸方向のプラス（＋）側にずれて形成されていることを示している。
次に、ウェハにおける半導体デバイスとアライメントマークのレイアウトについて説明する。図１４は、ウェハにおける半導体デバイスおよびアライメントマークのレイアウトの一例を示す平面図である。図１４では、シリコン基板１の表面において破線で囲む領域を拡大してシリコン基板１の右側に示している。
ウェハの表面には、Ｘ軸およびＹ軸のそれぞれの方向に沿って複数の半導体デバイスが配置されている。図１４の破線枠内に示すように、ウェハ上でＸ軸方向およびＹ軸方向のそれぞれにおいて、隣接する半導体デバイス領域の間には、スクライブ領域５１が設けられている。例えば、半導体デバイス領域５０ａと半導体デバイス領域５０ｂの間にスクライブ領域５１が設けられ、半導体デバイス領域５０ａと半導体デバイス領域５０ｃの間にスクライブ領域５１が設けられている。
なお、半導体デバイス領域５０ａ〜５０ｄは同様な構成であるから、いずれも符号を５０としてもよいが、これらの領域を区別して説明する場合のために、符号５０にアルファベットの小文字ａ〜ｄを添付している。ただし、半導体デバイス領域５０ａ〜５０ｄに共通で、区別して説明する必要がない場合については、符号５０を用いるものとする。このことは、アライメントマーク部の符号５２ａ〜５２ｄ、およびレジストマスク２０Ｄのパターン寸法を測定する場所を示す符号５３ａ〜５３ｄについても、同様である。
図１２に示した工程（１２）の状態であれば、図１４に示す半導体デバイス領域５０の上にはレジストマスク２０Ｄが形成され、スクライブ領域５１の中心線にアライメントマーク部５２の中心線がほぼ一致するように、アライメントマーク５２が形成されている。工程（１２）では、第２のアライメントマーク２０Ｅの位置の測定と共に、レジストマスク２０Ｄのパターン寸法を測定するが、本実施形態においては、第２のアライメントマーク２０Ｅにできるだけ近接したレジストマスク２０Ｄのパターンを測定するのが望ましい。このことを、具体例を挙げて説明する。アライメントマーク部５２ａにおける第２のアライメントマーク２０Ｅと半導体デバイス領域５０ａにおけるレジストマスク２０Ｄをペアにして測定するのであれば、レジストマスク２０Ｄのパターン寸法を測定する場所は、符号５３ａ、符号５３ｂまたは符号５３ｃで示す場所よりも符号５３ｅで示す場所が好ましい。
その理由を説明する。本実施形態において、レジストマスク２０Ｄのパターン寸法で、第２のアライメントマーク２０Ｅの重ね合わせの許容値（以下では、重ね合わせ許容値と称する）を決定する。重ね合わせ許容値については、後で詳しく説明する。フォトリソグラフィ工程では、ウェハの面内位置に依存する、レジストパターンの寸法ばらつきが生じる。測定対象となる第２のアライメントマーク２０Ｅおよびレジストマスク２０Ｄのパターンを近接させることで、フォトリソグラフィ工程で生じるウェハ面内ばらつきによる、第２のアライメントマーク２０Ｅとレジストマスク２０Ｄのパターン測定値の相関ずれをできるだけ小さくするためである。
レジストマスク２０Ｄのパターン寸法を測定する場所をアライメントマーク部に近接した場所にすることは、アライメントマーク部５２ｂ〜５２ｄと半導体デバイス領域５０ｂ〜５０ｄについても同様である。
本実施形態における半導体デバイスの製造方法は、図１２に示した工程フローを参照すると、第１の被加工膜を形成する工程（１）と、第１のパターンを形成する工程（６）と、第１の測定工程である工程（７）と、第２の被加工膜を形成する工程（９）と、第２のパターンを形成する工程（１１）と、第２の測定工程である工程（１２）を有しており、工程（１３）における、第２のパターンの判定が、第１の距離と、第１および第２の距離から求まる算出値とのうち、少なくとも一方によって決定されている。
さらに、本実施形態では、第３のパターンを形成する工程（１４）と、第３の測定工程である工程（１５）を有しており、第３の測定工程における測定エリアが第１の距離と上記算出値のうち、少なくとも一方によって決定されている。
図１２には、第１の測定工程による結果と第２の測定工程による結果を、第２のパターンの判定と第３の測定工程に反映させる手順をローマ数字の記号（Ｉ）〜（Ｖ）で示している。
次に、第１のパターンに相当するコンタクトパッド１８と、第２のパターンに相当するホールパターン２０Ｄと、第３のパターンに相当するシリンダホール２７Ａとについて、設計許容値と重ね合わせ許容値を説明する。
図１５Ａは、ホールパターン２０Ｄ形成後の半導体デバイスの一部を示す断面図である。図１５Ｂは、シリンダホール２７Ａ形成後の半導体デバイスの一部を示す断面図である。
図１５Ａに示すように、カバー膜１９の下方に形成されたコンタクトパッド１８の直径をＸＡとし、コンタクトパッド１８の上方にカバー膜１９、第４の層間絶縁膜２０、ハードマスク２０Ａおよび中間マスク２０Ｂを介して形成されたホールパターン２０Ｄの開口径をＸＢとする。図２（ｂ）を参照して説明したように、コンタクトパッド１８の直径ＸＡは、設計値が９８ｎｍに設定され、設計許容値は、ＸＡ＝９８±７ｎｍとなっている。図４（ｂ）を参照して説明したように、ホールパターン２０Ｄの開口径ＸＢの設計値は６４ｎｍに設定され、設計許容値は、ＸＢ＝６４±２ｎｍとなっている。コンタクトパッド１８の直径ＸＡの設計値は、ホールパターン２０Ｄの開口径ＸＢの設計値よりも大きい。
図１５Ｂに示すシリンダホール２７Ａは、側壁が傾斜し、下部よりも上部の開口径が大きく形成された場合の構造である。図１５Ｂに示すシリンダホール２７Ａの上部における開口径ＸＣは、ホールパターン２０Ｄの開口径ＸＢと同等である。しかし、シリンダホール２７Ａの側壁が傾斜しているため、シリンダホール２７Ａの底面における開口径ＸＤは開口径ＸＣよりも小さく、設計許容値は、ＸＤ＝５５±２ｎｍとなっている。
開口径ＸＤは、開口径ＸＣからの相関値として、シリンダホール２７Ａが形成される第４の層間絶縁膜２０の膜厚と、シリンダホール２７Ａを加工する際のエッチング速度を含むエッチング条件に対応して算出することが可能である。つまり、第４の層間絶縁膜２０の膜厚とエッチング条件によって決まる係数ｋ１を用いて、開口径ＸＤ＝開口径ＸＣ×ｋ１で表せる。そして、開口径ＸＣ≒開口径ＸＢであることから、開口径ＸＤ＝開口径ＸＢ×ｋ１で表せる。さらに、エッチング変換差により開口径ＸＣ≠開口径ＸＢである場合には、変換係数ｋ２を用いて、開口径ＸＣ＝開口径ＸＢ×ｋ２と表せる。この場合、開口径ＸＤ＝開口径ＸＢ×ｋ１×ｋ２で表せる。
設計上、シリンダホール２７Ａの底面はコンタクトパッド１８の上面に存在しなければならない。そのため、シリンダホール２７Ａの底面とコンタクトパッド１８の重ね合わせに連動する、第１のアライメントマークと第２のアライメントマークの重ね合わせ許容値ＸＥは、ＸＥ＝（ＸＡ−ＸＤ）／２で算出されることになる。この式から、重ね合わせ許容値ＸＥは、直径ＸＡおよび開口径ＸＤによって異なることがわかる。
表１は、直径ＸＡと開口径ＸＤの設計許容値の範囲で、重ね合わせ許容値ＸＥが取り得る公差をまとめたものである。
Figure 0005737922
表１は、本実施形態では、ＸＡ＝９８±７ｎｍとし、ＸＤ＝５５±２ｎｍとしており、これらの値をＸＥ＝（ＸＡ−ＸＤ）／２の式に代入し、重ね合わせ許容値ＸＥが取り得る公差を示すものである。
例えば、ＸＤ＝５５−２＝５３ｎｍ、ＸＡ＝９８−７＝９１ｎｍのとき、ＸＥ＝（９１−５３）／２＝１９から、重ね合わせ許容値ＸＥの取り得る公差は±１９ｎｍとなる。表１において、コンタクトパッド１８の直径ＸＡが最小値の９１ｎｍであり、シリンダホール２７Ａの底部の開口径ＸＤが最大値の５７ｎｍであるとき、重ね合わせ許容値ＸＥ（以下では、設計上の許容値ＸＥ１と称する）は、範囲が最も狭い公差である±１７ｎｍとなっている。
現状では、コンタクトパッド１８の直径ＸＡの寸法によらず、ウェハの全て、または、規定枚数のウェハをまとめて製造工程の履歴を管理する製造ロットの全てに対して、設計上の許容値ＸＥ１を±１７ｎｍで管理し、開口径ＸＤを５５±２ｎｍで管理している。
これに対して、本実施形態では、表１に示すように、直径ＸＡの測定値と開口径ＸＤの測定値とから算出した重ね合わせ許容値ＸＥ２（以下では、算出値とも称する）を決定するようにしている。この方法によれば、重ね合わせ許容値ＸＥ２を、設計上の許容値ＸＥ１よりも広い範囲にすることができる。
表２は、直径ＸＡの設計許容値の範囲内で、重ね合わせ許容値の公差に対して開口径ＸＤのとり得る許容値ＸＤ１をまとめたものである。
Figure 0005737922
表２に示すように、開口径ＸＤの最小値は、コンタクトパッド１８との接触抵抗に悪影響を生じない値（５３ｎｍ）に統一されている。
表２に示すように、重ね合わせ許容値の公差が最大値の±１７ｎｍである場合で、測定された寸法のコンタクトパッド１８の直径ＸＡが最小値の９１ｎｍであるとき、シリンダホール２７Ａの許容値ＸＤ１を、その範囲が最も狭い５５±２ｎｍ、つまり５３ｎｍから５７ｎｍとしている。許容値ＸＤ１が「５３〜５７ｎｍ」の下の欄には、測定された寸法のコンタクトパッド１８の直径ＸＡが９８ｎｍであるときの許容値ＸＤ１を示している。このとき、９８−９１＝７ｎｍの分の余裕が生じるため、５７＋７＝６４ｎｍが開口径ＸＤの上限値となり、現状の上限値５５ｎｍと比較すると、開口径ＸＤの許容値の範囲が拡大している。これは、実質的には、重ね合わせ許容値の範囲が拡大することを意味する。
表２には、重ね合わせ許容値の公差を「±１５ｎｍ」および「±１０ｎｍ」とする場合のそれぞれについて、シリンダホール２７Ａの許容値ＸＤ１も記載している。重ね合わせ許容値の公差を「±１７ｎｍ」から「±１５ｎｍ」にすると、許容値ＸＤ１の上限値は、重ね合わせ許容値の公差が±１７ｎｍの場合に比べて、４ｎｍ（＝（１７−１５）×２）大きくなっている。重ね合わせ許容値の公差を「±１７ｎｍ」から「±１０ｎｍ」にすると、許容値ＸＤ１の上限値は、重ね合わせ許容値の公差が±１７ｎｍの場合に比べて、１４ｎｍ（＝（１７−１０）×２）大きくなっている。
本実施形態では、シリンダホール２７Ａの開口径ＸＤの公差を、コンタクトパッド１８の直径ＸＡ、または、コンタクトパッドの直径ＸＡおよびシリンダホール２７Ａの開口径ＸＤの重ね合わせ許容値の公差に合わせて見直すことで、設計上の許容値よりも拡大させることができる。
また、上述したように、開口径ＸＤは、開口径ＸＣからの相関値として、第４の層間絶縁膜２０の厚さとドライエッチング条件から算出することが可能であり、また、開口径ＸＣは開口径ＸＢと同等である。そのため、表１および表２において、開口径ＸＤの値を開口径ＸＢに換算した表を作成することも可能である。よって、ホールパターンの開口径ＸＢの公差を、コンタクトパッド１８の直径ＸＡ、または、コンタクトパッドの直径ＸＡおよびホールパターンの開口径ＸＢの重ね合わせ許容値の公差に合わせて見直すことで、開口径ＸＢの許容値を設計上の許容値よりも拡大させることができる。その結果、第１のアライメントマークと第２のアライメントマークの重ね合わせ許容値ＸＥ２を拡大させることができる。
なお、層間絶縁膜の膜厚およびエッチング量など、実際に行われる処理のプロセス条件は、ウェハ毎または製造ロット毎に異なる。そのため、重ね合わせ許容値ＸＥ２は、ウェハ毎または製造ロット毎で設定するのが好ましい。
次に、第３のパターンに相当するシリンダホール２７Ａの測定場所の決定方法とパターン寸法の測定方法を説明する。本実施形態では、測定場所となるシリンダホール２７Ａの決定とその測定を、測定装置による自動測定で行う場合とする。
自動測定とは、パターン寸法の測定場所の決定とパターン寸法の測定とを、操作者ではなく、情報処理装置に実行させるものである。この自動測定により、ウェハに多くの測定場所があっても、また、製造ロット毎に複数枚のウェハを測定する場合であっても、操作者はウェハを測定装置のカセットにセットしたり、測定装置からカセットをはずしたりするだけでよい。
自動測定を実行する測定装置の構成の一例を簡単に説明する。図１６は本実施形態で使用される測定装置の一構成例を示すブロック図である。
図１６に示すように、測定装置は、ウェハを搭載するためのステージ２１０と、ウェハに光を照射するための光源２２０と、アライメントマークを撮影するためのカメラ部２００と、カメラ部２００から出力される画像を解析するパーソナルコンピュータ（以下では、ＰＣと表記する）１３０とを有する。
カメラ部２００は、アライメントマークを拡大表示するためのレンズ２３０と、ウェハ表面に照射する光とウェハ表面で反射された光とを分離するビームスプリッタ２４０と、レンズ２３０で拡大表示されたアライメントマークの像を電気信号に変換する撮像素子２５０とを有する。ビームスプリッタ２４０は、光源２２０から出力される光をレンズ２３０に照射し、ウェハ表面で反射され、レンズ２３０を介して入力される光を撮像素子２５０に照射する。撮像素子２５０はＰＣ１３０と通信可能に接続されている。撮像素子２５０は、例えば、ＣＣＤ（Charge Coupled Device）、およびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。
なお、撮像素子２５０とＰＣ１３０との間に、撮像素子２５０から出力される画像のデータをアナログ信号からデジタル信号に変換するＡ／Ｄ変換回路（不図示）が設けられていてもよい。また、半導体デバイスのテスト工程で使用されるウェハ搬送装置（不図示）を用いて、カセットからウェハをステージ２１０に搭載したり、測定場所がレンズ２３０の下の位置になるようにステージ２１０を移動させたり、パターン寸法測定後のウェハをステージ２１０からカセットに戻したりする処理をウェハ搬送装置に実行させるが、ここでは、その詳細な説明を省略する。
ＰＣ１３０は、記憶部１１０と、制御部１２０とを有する。制御部１２０には、自動測定プログラムにしたがって処理を実行するＣＰＵ（Central Processing Unit）（不図示）と、自動測定プログラムを格納するためのメモリ（不図示）とが設けられている。記憶部１１０には、寸法測定の対象となるシリンダホール２７Ａとコンタクトパッド１８のそれぞれのパターンを囲む領域である測定エリアを特定するための画像が予め登録されている。以下では、この画像を登録画像と称する。登録画像は、例えば、コンタクトパッド１８のパターンにシリンダホール２７Ａのパターンが重ね合わされた状態を示す画像となる。
自動測定プログラムにしたがって制御部１２０が実行する処理について、簡単に説明する。制御部１２０は、自動測定プログラムにしたがって、測定エリアを特定するためのエリア特定処理と、シリンダホールの直径の寸法を測定するための測定処理とを実行する。
エリア特定処理は、記憶部１１０に格納された登録画像を参照して、カメラ部２００から出力される画像において登録画像に実質的に一致する箇所を検出し、検出した箇所を測定エリアに特定する処理である。測定処理は、カーソルを測定エリアに設定し、画像処理を行ってカーソル内のシリンダホールのパターンの端部を検出し、端部間の距離を測定する処理である。距離の算出は、レンズ２３０の倍率を考慮して行われる。
カーソルは、測定エリアを構成し、測定対象の範囲を決めるものである。本実施形態のカーソルは四角形であり、縦の寸法と横の寸法（以下では、これらの寸法を合わせて「カーソルの寸法」と称する）は、コンタクトパッド１８の直径ＸＡの大きさ、または、ホールパターン２０Ｄの開口径ＸＢの大きさに対応して予め設定される。画像には、通常、複数のシリンダホール２７Ａが写っているが、制御部１２０は、そのうちの１つがカーソルに含まれるようにカーソルを設定する。画像処理による、パターンの端部の検出方法については、その一例が特許文献１に開示されているため、詳細な説明を省略する。
エリア特定処理において、制御部１２０は、登録画像を参照して画像内で測定エリアを特定する際、登録画像に実質的に一致する箇所があるか否かを判定する。そして、判定の結果、登録画像に一致する箇所がある場合、制御部１２０は、その箇所を測定エリアに特定し、次の測定処理に進む。一方、判定の結果、登録画像に一致する箇所がない場合、制御部１２０は、測定ができないことを示す測定エラーを出力する。測定エラーを出力する場合、制御部１２０は、次の測定処理に進むことができず、測定装置は停止する。
なお、パターンの端部の検出方法は、上記画像処理による方法に限らず、レーザー光源を用いる方法であってもよい。レーザー光源を用いる方法とは、図１６に示した光源２２０の他にレーザー光源（不図示）を予め測定装置に備え、測定エリアを特定した後、カーソル内にＸ軸方向およびＹ軸方向のそれぞれに沿ってレーザー光を照射することにより、その反射光でパターンの端部を検出する方法である。以下では、カーソルの符号を６０とし、カーソルを区別して説明する場合には、アルファベットの小文字を符号６０に添付する。
図１７Ａ〜図１７Ｃは、第４の層間絶縁膜２０に形成した複数のシリンダホール２７Ａを平面視したときの、カメラ部２００による撮影画像を示す図である。
図１７Ａはコンタクトパッド上にシリンダホールが理想的な位置に形成された場合を示す画像である。図１７Ｂはコンタクトパッドに対するシリンダホールの重ね合わせが設計許容値以外となった場合を示す画像である。図１７Ｃはシリンダホールが設計許容値よりも大きく形成された場合を示す画像である。なお、図１５Ｂを参照して説明したように、シリンダホール２７Ａは、その底面に露出しているコンタクトパッド１８の上方に存在している。
次に、図１７Ａに示す画像を参照して、図１６に示した測定装置による自動測定の手順を説明する。ここでは、図１４に示した半導体デバイス領域５０ａを測定対象として自動測定する場合とし、ウェハ搬送装置（不図示）は、レジストマスク２０Ｄのパターン寸法を測定した場所５３ｅをカメラ部２００で撮影できるように、ウェハを搭載したステージ２１０を移動させたものとする。
レジストマスク２０Ｄのパターン寸法を測定した場所５３ｅにおけるシリンダホール２７Ａを上からカメラ部２００が撮影すると、ＰＣ１３０は、撮像素子２５０から出力される画像に、記憶部１１０に格納された登録画像と実質的に一致する箇所があるか否かを調べ、登録画像に一致する箇所を測定エリアに特定する。続いて、ＰＣ１３０は、測定エリアにカーソル６０ａを設定し、１つのシリンダホール２７Ａａに対して画像処理を行ってシリンダホール２７Ａａの端部を検出し、図１７Ａに示す直径φ３を測定する。
次に、図１７Ａ〜図１７Ｃのそれぞれについて、自動測定を行った場合を説明する。ここでは、図１７Ａに示すカーソル６０ａの画像が登録画像として予め記憶部１１０に格納されているものとする。
図１７Ａに示すように、シリンダホール２７Ａがコンタクトパッド１８の内側に重なって位置し、かつ、シリンダホール２７Ａの中心とコンタクトパッド１８の中心が一致している。つまり、シリンダホール２７Ａがコンタクトパッド１８に対して、Ｘ軸方向で±１５ｎｍ未満の位置に配置しており、Ｙ軸方向でも±１５ｎｍ未満となっている。この範囲内のずれであれば、図１７Ａに示すカーソル６０ａ内の画像がずれのない登録画像と実質的に一致するため、ＰＣ１３０は、カーソル６０内で測定対象となるシリンダホール２７Ａの端部を検出し、その直径φ３を測定することが可能となる。
一方、図１７Ｂに示す画像では、シリンダホール２７Ａがコンタクトパッド１８の内側に重なって位置しているが、シリンダホール２７Ａがコンタクトパッド１８に対して、Ｘ軸方向に−１５ｎｍ以上ずれ、Ｙ軸方向に＋１５ｎｍ以上ずれている。その結果、図１７Ｂに示すように、シリンダホール２７Ａの端部の一部がコンタクトパッド１８の端部に重なってしまう場合も起こり得る。
この場合、シリンダホール２７Ａが登録画像よりもＸ軸方向に−１５ｎｍ以上ずれ、Ｙ軸方向に＋１５ｎｍ以上ずれているため、ＰＣ１３０は、図１７Ｂに示す画像内にカーソル６０ｂを設定しても、カーソル６０ｂ内の画像が登録画像とは認識しない。そのため、ＰＣ１３０は、図１７Ｂに示す画像には登録画像に一致する箇所がないと判定し、測定対象のシリンダホール２７Ａｂを検出することができない。その結果、ＰＣ１３０は、測定エラーとなって測定処理を停止することになる。この現象は、カーソル６０ｂの寸法を変更しても同様である。
また、図１７Ｃに示す画像では、シリンダホール２７Ａｃがカーソル６０ｃからはみ出す大きさで形成されている。この場合、図１７Ｂの場合と同様に、ＰＣ１３０は測定エラーとなる。ここで、図１７Ｃに示すように、カーソル６０ｃよりもサイズの大きいカーソル６０ｄを設定すれば、ＰＣ１３０が、シリンダホール２７Ａの良否判定を行って、自動測定を行うことが可能になると考えられる。
しかし、カーソルの寸法をカーソル６０ｄのように予め設定してしまうと、ＰＣ１３０に図１７Ａに示した画像でシリンダホール２７Ａを測定させようとすると、図１７Ａのカーソル６０ｄに示すように、カーソル内にシリンダホール２７Ａｄおよびシリンダホール２７Ａｅの２つのパターンが含まれることになり、ＰＣ１３０は、測定対象を１つに絞ることができず、その結果、測定エラーになってしまう。
このように、１組の予め決めた登録画像と予め寸法が決められたカーソルを基準にすると、シリンダホール２７Ａの形成位置とその大きさによって、製品として問題ない場合にも、測定装置に測定エラーを発生させやすくなってしまう。測定装置に測定エラーが発生して、測定装置が停止すると、製造に支障をきたし、製造スループットが低下してしまう。
本実施形態では、シリンダホール２７Ａを形成する際のマスクとなるホールパターン２０Ｄの形成位置のばらつきを想定し、複数種類の登録画像を記憶部１１０に予め格納しておく。ＰＣ１３０は、ホールパターン２０Ｄの位置を測定し、その測定値からの算出値に応じた最適な登録画像を複数種の登録画像から１つ選択し、測定対象のシリンダホール２７Ａを検出することで、測定エラーを起こさずに自動測定を行うことが可能となる。
図１８は、複数種類の登録画像の一例を示す表である。重ね合わせずれは、ＸＹ方向について考慮しなければならないため、登録画像もＸＹ方向へ夫々ずれた状態を想定して準備する必要がある。ここでは理想状態から、ＸＹ方向に±１０ｎｍずれた場合を想定して４つの登録画像を示している。
図１８に示す表では、Ｘ軸方向のずれを横方向に示し、Ｙ軸方向のずれを縦方向に示す。Ｘ軸方向について、ホールパターン２０Ｄが理想状態から−１０ｎｍずれた場合のパターンに符号「Ａ」を付し、ホールパターン２０Ｄが理想状態から＋１０ｎｍずれた場合のパターンに符号「Ｂ」を付す。また、Ｙ軸方向について、ホールパターン２０Ｄが理想状態から＋１０ｎｍずれた場合のパターンに符号「ａ」を付し、ホールパターン２０Ｄが理想状態から−１０ｎｍずれた場合のパターンに符号「ｂ」を付す。図１８に示す表において、例えば、ホールパターン２０Ｄが理想状態からＸ軸方向に−１０ｎｍずれ、かつ、理想状態からＹ軸方向に＋１０ｎｍずれたパターンを、パターンＡａと表記する。
図１８に示すような４種類の画像を登録画像として予め記憶部１１０に格納しておき、ＰＣ１３０は、ホールパターン２０ＤのＸＹ平面座標の形成位置およびシリンダホール２７ＡｂのＸＹ平面座標の形成位置について、図１７Ｂに示したような画像と４種類の登録画像とを対応させて比較する。比較の結果、ＰＣ１３０は、ホールパターン２０Ｄとシリンダホール２７Ａｂとの合わせずれが、表２を参照して説明した許容値の範囲であるパターンＡａの画像を、図１７Ｂの画像に近似する登録画像として選択することで、測定エラーを起こすことなく、自動測定を行うことができる。
また、ホールパターン２０Ｄの寸法に応じて、カーソルの寸法を変更してもよい。図１７Ｃに示したように、ホールパターン２０Ｄの寸法よりも１辺が長いカーソル６０ｄを設定することで、カーソル６０ｄでシリンダホールホール２７Ａｃが囲まれ、図１７Ｃのような画像に対しても、ＰＣ１３０は、カーソルの寸法領域が不足して測定エラーを起こすことなく、自動測定を行うことができる。この場合、ホールパターン２０Ｄの代わりに、コンタクトパッド１８の寸法を適用してもよい。
なお、図１８に示した４つの登録画像は例であり、登録画像の数は４つに限らない。また、カーソルの形状は、四角形に限らず、六角形や八角形であってもよい。また、本実施形態では、第３のパターンに相当するシリンダホール２７Ａを自動測定する場合を説明したが、第２のパターンに相当するホールパターン２０Ｄを自動測定する場合に本実施形態を適用することも可能である。この場合、カーソルの寸法をコンタクトパッド１８の直径の大きさに対応して決めればよい。
本実施形態における半導体デバイスの製造方法によれば、コンタクトパッドの直径と、レジストマスクのホールパターンの直径およびコンタクトパッドの直径から求まる算出値とのうち、少なくとも一方によって、ホールパターンの良否判定を行っている。コンタクトパッドの測定寸法、または、コンタクトパッドおよびホールパターンの測定寸法から求まる算出値として合わせずれに基づいて、ホールパターンの良否判定を行っているため、実際に形成されたパターンに対応して、ホールパターンの許容値を、一律に定めた設計許容値よりも広く設定することができる。その結果、リワーク率を１％以下に低下させることも可能である。また、不良品でないにもかかわらず、一律に定めた規格で不良品と判定された製品が救済されるため、製品の不良率を低下させることができる。
また、本実施形態では、コンタクトパッドの直径と、レジストマスクのホールパターンの直径およびコンタクトパッドの直径から求まる算出値とのうち、少なくとも一方によって、測定エリアを決定してシリンダホールの測定を行っている。実際に形成されたコンタクトパッドの直径に対応して測定エリアを設定するか、または、実際のパターン寸法に基づいて決定された合わせずれ許容値の範囲で測定エリアを設定しているため、シリンダホールの形成位置がウェハ毎または製造ロット毎に異なっていても、測定対象となるシリンダホールを測定装置に検出させることが可能となる。その結果、測定装置が測定エラーを起こすことが抑制され、製品測定のスループットを１０％以上向上させることが可能となる。
さらに、製造中の各工程の処理は、ウェハ毎、または、製造ロット毎にばらつく傾向があるため、ウェハ毎または製造ロット毎に定めた測定値に基づく、上記算出値を用いることで、プロセス条件に合わせて、ホールパターンまたはシリンダホールの許容値をより広くすることが可能となる。
本実施形態では、ホールパターンとシリンダホールの場合について説明したが、半導体基板の表面に垂直な方向に２つのコンタクトプラグを接続する場合や配線層の上面にコンタクトプラグを形成する場合など、下層のパターンと上層のパターンとの合わせずれの許容値を管理する必要な工程に、本発明を適用することが可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１８ コンタクトパッド
２０ 第４の層間絶縁膜
２０Ｄ ホールパターン
２７Ａ シリンダホール
１００ ＤＲＡＭ
１３０ パーソナルコンピュータ（ＰＣ）
２００ カメラ部

Claims (6)

  1. 半導体基板上に第１の被加工膜を形成する工程と、
    前記第１の被加工膜に第１のパターンを形成する工程と、
    前記第１のパターンにおける所定の方向の寸法である第１の距離を測定する第１の測定工程と、
    前記第１のパターン上に第２の被加工膜を形成する工程と、
    前記第２の被加工膜上に形成したフォトレジストに第２のパターンを形成する工程と、
    前記第２のパターンにおける所定の方向の寸法である第２の距離を測定する第２の測定工程と、
    少なくとも前記第１および第２の距離を用いて、予め決められた重ね合わせ範囲から前記第１および第２のパターンの重ね合わせ範囲を修正する工程と、
    前記フォトレジストおよび前記第１のパターン間の重ね合わせ値を測定する工程と、
    測定された重ね合わせ値が修正された重ね合わせ範囲内かどうかを判定する工程と、
    を有することを特徴とする、半導体デバイスの製造方法。
  2. 請求項１記載の半導体デバイスの製造方法において、
    前記予め決められた重ね合わせ範囲は、前記第１の距離の下限値と前記第２の距離の上限値の組み合わせによって最適化されていることを特徴とする、半導体デバイスの製造方法。
  3. 請求項１または２記載の半導体デバイスの製造方法において、
    前記第２のパターンをエッチングマスクとして前記第２の被加工膜に第３のパターンを形成する工程と、
    前記第３のパターンにおける所定の方向の寸法である第３の距離を測定する第３の測定工程と、をさらに有し、
    前記第３の測定工程における前記第３の距離を測定するための領域である測定エリアが、前記第１の距離と前記修正された重ね合わせ範囲とのうち、少なくとも一方によって決定されることを特徴とする、半導体デバイスの製造方法。
  4. 請求項３記載の半導体デバイスの製造方法において、
    前記修正された重ね合わせ範囲が、前記第２の距離に係数をかけた値と前記第１の距離との差を２等分した値であり、
    前記係数は、前記第２の被加工膜の膜厚および前記第３のパターンを形成する際の加工条件に基づいて決定されることを特徴とする、半導体デバイスの製造方法。
  5. 請求項３または４記載の半導体デバイスの製造方法において、
    前記第３の距離が測定できる範囲で、平面座標における前記第１のパターンの中心を基準にした前記第３のパターンの位置が異なる複数の画像を準備する工程をさらに有し、
    前記測定エリアを決定する際、前記第１および前記第３のパターンを前記複数の画像と比較し、該第１および該第３のパターンの位置が実質的に一致する画像を該第１および該第３のパターンを囲む領域として前記測定エリアに決定することを特徴とする、半導体デバイスの製造方法。
  6. 請求項３から５のいずれか１項記載の半導体デバイスの製造方法において、
    前記測定エリアが、前記第１の距離に対応する長さの複数の辺で、前記第１および前記第３のパターンを囲んだ領域となっていることを特徴とする、半導体デバイスの製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140049313A (ko) * 2012-10-17 2014-04-25 에스케이하이닉스 주식회사 반도체 소자의 정렬 키 및 이의 형성 방법
CN105143987B (zh) 2013-03-12 2017-10-20 麦克罗尼克迈达塔有限责任公司 机械制造的对准基准方法和对准系统
WO2014140047A2 (en) 2013-03-12 2014-09-18 Micronic Mydata AB Method and device for writing photomasks with reduced mura errors
JP6208451B2 (ja) * 2013-03-29 2017-10-04 国立大学法人東北大学 回路基板、電子ビーム発生装置、電子ビーム照射装置、電子ビーム露光装置、および製造方法
JP2014197652A (ja) * 2013-03-29 2014-10-16 国立大学法人東北大学 回路基板、電子ビーム発生装置、電子ビーム照射装置、電子ビーム露光装置、および製造方法
WO2014156171A1 (ja) * 2013-03-29 2014-10-02 国立大学法人東北大学 複数の電子ビームを制御する際に確実に動作する回路基板
JP6394491B2 (ja) 2014-06-03 2018-09-26 株式会社デンソー 熱電変換素子シートの製造方法、熱電変換装置の製造方法
JP2016180783A (ja) * 2015-03-23 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法、パターンの重ね合わせ検査方法
JP6730851B2 (ja) * 2016-06-01 2020-07-29 キヤノン株式会社 決定方法、形成方法、プログラム、および物品の製造方法
US10373962B2 (en) * 2017-05-26 2019-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including trimmed-gates and method for generating layout of same
KR102499041B1 (ko) * 2019-01-10 2023-02-14 삼성전자주식회사 반도체 소자 형성 방법
KR20210032080A (ko) * 2019-09-16 2021-03-24 삼성전자주식회사 반도체 장치
US11367718B1 (en) 2020-12-16 2022-06-21 Winbond Electronics Corp. Layout for measuring overlapping state

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960014963B1 (ko) * 1993-10-15 1996-10-23 현대전자산업 주식회사 반도체 장치의 제조 방법
JP2842360B2 (ja) * 1996-02-28 1999-01-06 日本電気株式会社 半導体装置およびその製造方法
JPH09244222A (ja) * 1996-03-08 1997-09-19 Mitsubishi Electric Corp 重ね合わせ誤差測定用レチクル、そのレチクルを用いた重ね合わせ誤差測定方法および重ね合わせ誤差測定マーク
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP3519579B2 (ja) * 1997-09-09 2004-04-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3201362B2 (ja) * 1998-10-27 2001-08-20 日本電気株式会社 半導体製造方法及び半導体装置
US6251745B1 (en) * 1999-08-18 2001-06-26 Taiwan Semiconductor Manufacturing Company Two-dimensional scaling method for determining the overlay error and overlay process window for integrated circuits
US6544837B1 (en) * 2000-03-17 2003-04-08 International Business Machines Corporation SOI stacked DRAM logic
JP2002025882A (ja) * 2000-06-30 2002-01-25 Hitachi Electronics Eng Co Ltd パターンの重ね合わせ誤差測定装置および方法
US7317531B2 (en) * 2002-12-05 2008-01-08 Kla-Tencor Technologies Corporation Apparatus and methods for detecting overlay errors using scatterometry
EP1271246A1 (en) * 2001-06-19 2003-01-02 Infineon Technologies AG Method for monitoring the quality of a lithographic structuring step
JP2003224061A (ja) * 2002-01-31 2003-08-08 Sony Corp 合わせずれ測定方法
JP4255657B2 (ja) * 2002-08-01 2009-04-15 株式会社トプコン 半導体製造工程管理方法
US7008803B2 (en) * 2002-10-24 2006-03-07 International Business Machines Corporation Method of reworking structures incorporating low-k dielectric materials
US7349752B1 (en) * 2004-02-06 2008-03-25 Integrated Device Technology, Inc. Dynamically coupled metrology and lithography
JP2006032521A (ja) * 2004-07-14 2006-02-02 Nikon Corp マーク識別装置
US7197722B2 (en) * 2004-09-30 2007-03-27 Intel Corporation Optimization of sample plan for overlay
JP4720991B2 (ja) * 2005-08-01 2011-07-13 株式会社ニコン 情報表示システム
US7482221B2 (en) * 2005-08-15 2009-01-27 Infineon Technologies Ag Memory device and method of manufacturing a memory device
US7676077B2 (en) * 2005-11-18 2010-03-09 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
KR100787941B1 (ko) * 2006-07-13 2007-12-24 삼성전자주식회사 중첩 마크를 갖는 포토 마스크 및 반도체 장치의 제조 방법
US8245161B1 (en) * 2007-08-16 2012-08-14 Kla-Tencor Corporation Verification of computer simulation of photolithographic process
US7804077B2 (en) * 2007-10-11 2010-09-28 Neucon Technology, Llc Passive actinide self-burner
JP2009270988A (ja) * 2008-05-09 2009-11-19 Panasonic Corp 重ね合わせずれ量算出方法及び半導体装置の製造方法
JP2010118404A (ja) * 2008-11-11 2010-05-27 Sharp Corp プロセス制御システム
US8336003B2 (en) * 2010-02-19 2012-12-18 International Business Machines Corporation Method for designing optical lithography masks for directed self-assembly
US20120244461A1 (en) * 2011-03-25 2012-09-27 Toshiba America Electronic Components, Inc. Overlay control method and a semiconductor manufacturing method and apparatus employing the same

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