JP3587712B2 - 保護ダミーパターンを有する半導体製造用アライメントマーク構造 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は半導体製造技術に係り、特に保護ダミーパターンを有するアライメントマーク構造に関する。このアライメントマーク構造によりウェハ上のアライメントマークを保護し、該マークが損なわれることなく且つ化学機械研磨（ＣＭＰ）によって視覚的に明瞭な品質が劣化しないように保護する。
【０００２】
【従来の技術】
半導体回路（ＩＣ）はコンピュータや種々のディジタル電子デバイスの最も重要な構成部品である。ＩＣ製造には通常の製造装置が用いられ非常に複雑な工程を有している。
【０００３】
代表的なＩＣ製造工程では数１００の工程が必要とされ、完成するまでに数ヶ月を要する。ＩＣ産業には４つの主要な領域、即ちＩＣ設計、ウェハ製造、ウェハテスト及び実装がある。ウェハ製造は酸化、拡散、デポジション、パターン画成及びエッチングを含む。
【０００４】
これらの技術の中でパターン画成には特に複雑で高精度の製造装置が必要とされる。マスクは通常所定のパターンをウェハ上に転写するために用いられる。典型的なＩＣ装置では全部の製造過程において通常１０〜１８のマスクを必要とする。マスクパターンをウェハ上に正確に転写しようとすると、マスクを正確にマスク合わせしなければならない。さもないと出来上がる部品が機能しなくなる。現在ＩＣ製造技術は０．１８μｍの深さのサブ半ミクロンレベルの集積度を実現している。従って、マスク合わせはより精度を要する。
【０００５】
通常、複数のアライメントマークはウェハ上に形成され、ウェハへのマスク合わせを支援する。しかし、視覚的に明瞭な品質を持ったこれらのアライメントマークはＣＭＰプロセスによって簡単に劣化してしまう。するとアライメントエラーがマスクに発生し、マスクからの転写パターンが非常に不正確になってしまう。これらの欠点について図４から図８を参照して説明する。
【０００６】
【発明が解決しようとする課題】
図４は、半導体ウェハ１００の上面図を示す略図であって、ウェハ１００上には一対のアライメントマーク１０２が形成されている。アライメントマーク１０２は通常ウェハ１００の非構成部品領域またはスクライブ線上に形成されている。
【０００７】
アライメントマーク１０２は図示しないマスクをウェハ１００に正確なパターンを持って転写をするために用いられる。
【０００８】
図４において、アライメントマーク１０２は図示の便宜上拡大されて描かれており、実際のスケールを反映してはいない。
【０００９】
図５は、図４に示すアライメントマーク１０２の拡大部分を示した略図である。図示されるように、各々のアライメントマーク１０２は４組の縦横に平行に伸びる溝１０４を有している。
【００１０】
写真食刻工程において光ビームがこれらの溝１０４に入射すると、反射光に対して位相差を生じ、これが図示しないマスクをウェハ１００に位置合わせするのを助ける。
【００１１】
上述したアライメントマークは、しかしながら、後続のＣＭＰ工程においてある程度簡単に損なわれてしまい、アライメントマークの視覚的に明瞭な品質が劣化する。これによってマスク合わせの精度が劣化する。
【００１２】
次にこのような欠点についてウェハの断面図を示す図６と図７とを用いて説明する。
【００１３】
図６（Ａ）に示す断面図において、各アライメントマーク１０２の溝が２つだけ、番号１０２ａ，１０２ｂとして示されている。これらの溝１０２ａ，１０２ｂはウェハ１００上の所定の位置に形成される。
【００１４】
図６（Ｂ）を参照すると半導体構造１０６がウェハ１００上に形成されている。半導体構造１０６は例えばゲート、ソース・ドレイン領域及びフィールド酸化膜を有するＭＯＳトランジスタとすることができる。半導体構造１０６の製造そのものは本発明の範囲にはないため、その構成要素をここでは包括的に単一層として参照番号１０６で示してある。半導体構造１０６が作製された後、元のアライメントマーク１０２の溝１０２ａ，１０２ｂは半導体構造１０６の表面に対応する溝として形成される。半導体構造１０６の表面上の溝はここでは同一参照番号１０２ａ，１０２ｂで示されている。
【００１５】
従って、例え、元のアライメントマーク１０２が半導体構造１０６によって覆われてもアライメントパターンは半導体構造１０６の表面に表れる。
【００１６】
次に図６（Ｃ）を参照すると、次の工程で半導体構造１０６の選択された部分が選択的に除去される。残存部分をここでは参照番号１０６ａで示してある。その後誘電体層１０８がウェハ１００の全表面に形成され半導体構造１０６ａの露出した表面が被覆される。次いで、誘電体層１０８の表面を平坦化するためのＣＭＰ工程が誘電体層１０８に対して実行される。
【００１７】
図７（Ａ）を参照すると、半導体構造１０６ａの直上にあった誘電体層１０８の選択された部分が選択的に除去される。誘電体層１０８の残存部分をここでは参照番号１０８ａで示してある。この工程により半導体構造１０６ａは露出され、半導体構造１０６ａの表面の溝１０２ａ，１０２ｂが同様に露出される。
【００１８】
次に図７（Ｂ）を参照すると、後続の工程においてタングステンなどの金属層からなる導電層１１０がウェハ１００の誘電体層１０８ａの表面と半導体構造１０６ａの表面とを覆うように形成される。この工程によって元のアライメントマーク１０２のパターンは導電層１１０の表面に表われる。ここでは導電層１１０の表面に溝１０２ａ，１０２ｂとして示してある。
【００１９】
次いで図７（Ｃ）を参照すると、後続の工程において導電層１１０の表面にＣＭＰ工程が実行され表面が削られてプラグが形成される。しかしこのＣＭＰ工程において２つの溝１０２ａ，１０２ｂが不必要に削られてしまうことがある。すると溝１０２ａ，１０２ｂによって現わされていたアライメントパターンが視覚的に不明瞭になる。これは時にはアライメントパターンの機能を減少させ、或いは完全になくしてしまうことがある。
【００２０】
図８はＣＭＰ工程後の損傷を受けたアライメントパターンの上面図を示したものである。通常、ウェハ１００上の元のアライメントマーク１０２は、使用されないブランク領域１１２によってウェハの構成部品領域と分離されている。ＣＭＰ工程中に機械研磨力によりこの不使用ブランク領域１１２が凹んでしまう。更に、構成部品領域はアライメントマーク１０２よりも密度において通常は大きいため、より大きな研磨力が研磨のために必要となる。このような大きな機械研磨力が加わるとウェハ上のアライメントパターンを不必要に沢山削ってしまい、精度がある程度損なわれてしまう。すると、アライメントを実行することが困難となる。マスク合わせが失敗すると、ウェハ上でのマスクからのパターン転写において回転エラーやスケーリングエラーなどの欠陥が発生する。
【００２１】
従って本発明の目的は、ＣＭＰによるウェハ上でのアライメントマークの損傷を防止しアライメントマークからのアライメントパターンがウェハ表面において視覚的に明瞭な品質をもってウェハ表面に残存し、マスクの正確なアライメントを可能とする個々のダミーパターンを有するアライメントマーク構造を提供することにある。
【００２２】
本発明の他の目的は、保護ダミーパターンを有するアライメントマーク構造を提供することによりステッパーアライメントセンサーの能力を改良し、ウェハにマスクの正確なアライメントを実現することにある。
【００２３】
【課題を解決するための手段】
上述した目的を達成するために本発明では保護ダミーパターンを有する新しいアライメントマーク構造が提供される。
【００２４】
本発明のアライメントマーク構造はウェハのスクライブ線または非構成部品領域の１つに形成されたアライメントマークとこのアライメントマークの周辺に位置し、アライメントマークをＣＭＰから保護する保護ダミーパターンとを有する。
【００２５】
このような本発明による保護ダミーパターンを有するアライメントマーク構造により、アライメントマークがＣＭＰ工程によって視覚的に明瞭な品質が劣化するのを防ぐことができる。従って、マスクをウェハに正確に合わせることができる。
【００２６】
【発明の実施の形態】
図１は、本発明による保護ダミーパターンを有するアライメントマーク構造の上面を示す略図である。図に示すように、本発明のアライメントマーク構造は従来の構造と異なっており、特に各アライメントマークの周辺にダミーパターン１１４を備えている点で異なる。実際には各ウェハは少なくとも２つのアライメントマークがウェハ上の所定の領域、好ましくはスクライブ線上または非構成部品領域に形成される。本発明では、各アライメントマークは保護ダミーパターン１１４を図１に示すようにその周囲に有している。保護ダミーパターン１１４はほぼその密度は図示しない構成部品領域の密度と等しい。保護ダミーパターン１１４はＣＭＰプロセスにおいてアライメントマーク１０２が余分に研磨されるのを防ぐ役割を有している。従ってウェハ表面でアライメントマーク１０２からのアライメントパターンが損なわれることはなく、ＣＭＰプロセスによって劣化することもない。
【００２７】
図２は、アライメントマーク１０２の周辺に形成された保護ダミーパターン１１４のコーナー部１１５の拡大された図を示したものである。
【００２８】
図示されるように保護ダミーパターン１１４は複数列の予め定められた形状のマーク、例えば疑問符などで構成される。保護ダミーパターン１１４のこれらの疑問符は所定の方法で散らばっており、この保護ダミーパターン１１４によってアライメントマーク１０２がＣＭＰ工程での機械的研磨により削られるのを防止している。
【００２９】
図３は、従来の技術と比較した場合の本発明の利点を示すために用いられるグラフであって、図３（Ａ）はＸ軸方向のウェハ番号に関してオーバーレイの程度を示すものであり、図３（Ｂ）はウェハ番号に関してＹ軸方向でのオーバーレイの程度を示したものである。保護ダミーパターンを有しない通常のアライメントマークを使用したウェハの場合にはＳＴＩ（細いトレンチ分離）構造用のマスクアライメントでは平均的オーバーレイ誤差はＸ軸方向で９４ｎｍであり、Ｙ軸方向で９７ｎｍである。
【００３０】
タングステンエッチバックとＷ−ＣＭＰ（タングステン化学機械研磨）用のマスクアライメントではＸ軸方向のオーバーレイ誤差は１３４ｎｍであり、Ｙ軸方向では１４３ｎｍである。
【００３１】
一方、本発明による保護ダミーパターンを有するアライメントマーク構造を用いたウェハの場合にはＳＴＩ構造のマスクアライメントにおいてオーバーレイ誤差はＸ軸方向で５２ｎｍ、Ｙ軸方向において６４ｎｍである。また、タングステンエッチバックとＷ−ＣＭＰ用のマスクアライメントにおいてはＸ軸方向でオーバーレイエラーは８０ｎｍ、Ｙ軸方向で７４ｎｍである。
【００３２】
これらのオーバーレイ誤差は従来のものよりも小さくなっている。
【００３３】
図３に示すように、アライメントマークに保護ダミーパターンを付けることによりＸ軸及びＹ軸でのオーバーレイの程度は所定の領域では非常に近接している。
【００３４】
従って、従来の技術と比較してアライメント誤差は減少している。従って、本発明の保護ダミーパターンを有するアライメントマーク構造はアライメントマークの視覚的に明瞭な品質がＣＭＰ工程によって損なわれ劣化することを防止している。
【００３５】
これによりステッパーアライメントセンサーの能力を改良しマスクのウェハへの正確な位置合わせを可能とする。
【００３６】
本発明はウェハ上の各アライメントマークの回りに保護ダミーパターンを設けることを特徴としている。この保護ダミーパターンが構成部品領域の密度とほぼ同一もしくは非常に近い密度を有している。
【００３７】
従ってＣＭＰプロセスを経た後もアライメントマークが視覚的に明瞭な品質で保たれてアライメントパターンとして使用することができる。
【００３８】
更に、本発明ではステッパーアライメントセンサーの能力を向上することができるため、マスクのウェハへの位置合わせを正確に行うことができる。
【００３９】
上述の説明においては、本発明は好ましい実施例について説明された。しかしながら本発明の範囲はこれらの上述した実施例に限定されるものではなく、種々の変形が可能である。従って、請求の範囲は本発明の実態をはずれることなくこれらの全ての変形を含むよう広く解釈されなければならない。
【図面の簡単な説明】
【図１】本発明の保護ダミーパターンを有するアライメントマーク構造の上面図を示す略図である。
【図２】本発明のアライメントマーク構造の回りに形成された保護ダミーパターンのコーナー部の拡大図である。
【図３】本発明のアライメントマーク構造を使用してＸ軸方向及びＹ軸方向で得られる減少したオーバーレイ誤差をそれぞれ示すグラフである。
【図４】一対のアライメントマークを有する半導体ウェハの上面図である。
【図５】図４に示す各アライメントマークの拡大図である。
【図６】ＣＭＰ工程によってウェハ上のアライメントマークがどのように損なわれるかを説明するために用いられる半導体ウェハの各種のステップの断面構造図（その１）。
【図７】ＣＭＰ工程によってウェハ上のアライメントマークがどのように損なわれるかを説明するために用いられる半導体ウェハの各種のステップの断面構造図（その２）。
【図８】ＣＭＰ工程によって劣化したアライメントマークの上面図である。
【符号の説明】
１０２ アライメントマーク
１１４ 保護ダミーパターン
１１５ コーナー部
【発明の属する技術分野】
本発明は半導体製造技術に係り、特に保護ダミーパターンを有するアライメントマーク構造に関する。このアライメントマーク構造によりウェハ上のアライメントマークを保護し、該マークが損なわれることなく且つ化学機械研磨（ＣＭＰ）によって視覚的に明瞭な品質が劣化しないように保護する。
【０００２】
【従来の技術】
半導体回路（ＩＣ）はコンピュータや種々のディジタル電子デバイスの最も重要な構成部品である。ＩＣ製造には通常の製造装置が用いられ非常に複雑な工程を有している。
【０００３】
代表的なＩＣ製造工程では数１００の工程が必要とされ、完成するまでに数ヶ月を要する。ＩＣ産業には４つの主要な領域、即ちＩＣ設計、ウェハ製造、ウェハテスト及び実装がある。ウェハ製造は酸化、拡散、デポジション、パターン画成及びエッチングを含む。
【０００４】
これらの技術の中でパターン画成には特に複雑で高精度の製造装置が必要とされる。マスクは通常所定のパターンをウェハ上に転写するために用いられる。典型的なＩＣ装置では全部の製造過程において通常１０〜１８のマスクを必要とする。マスクパターンをウェハ上に正確に転写しようとすると、マスクを正確にマスク合わせしなければならない。さもないと出来上がる部品が機能しなくなる。現在ＩＣ製造技術は０．１８μｍの深さのサブ半ミクロンレベルの集積度を実現している。従って、マスク合わせはより精度を要する。
【０００５】
通常、複数のアライメントマークはウェハ上に形成され、ウェハへのマスク合わせを支援する。しかし、視覚的に明瞭な品質を持ったこれらのアライメントマークはＣＭＰプロセスによって簡単に劣化してしまう。するとアライメントエラーがマスクに発生し、マスクからの転写パターンが非常に不正確になってしまう。これらの欠点について図４から図８を参照して説明する。
【０００６】
【発明が解決しようとする課題】
図４は、半導体ウェハ１００の上面図を示す略図であって、ウェハ１００上には一対のアライメントマーク１０２が形成されている。アライメントマーク１０２は通常ウェハ１００の非構成部品領域またはスクライブ線上に形成されている。
【０００７】
アライメントマーク１０２は図示しないマスクをウェハ１００に正確なパターンを持って転写をするために用いられる。
【０００８】
図４において、アライメントマーク１０２は図示の便宜上拡大されて描かれており、実際のスケールを反映してはいない。
【０００９】
図５は、図４に示すアライメントマーク１０２の拡大部分を示した略図である。図示されるように、各々のアライメントマーク１０２は４組の縦横に平行に伸びる溝１０４を有している。
【００１０】
写真食刻工程において光ビームがこれらの溝１０４に入射すると、反射光に対して位相差を生じ、これが図示しないマスクをウェハ１００に位置合わせするのを助ける。
【００１１】
上述したアライメントマークは、しかしながら、後続のＣＭＰ工程においてある程度簡単に損なわれてしまい、アライメントマークの視覚的に明瞭な品質が劣化する。これによってマスク合わせの精度が劣化する。
【００１２】
次にこのような欠点についてウェハの断面図を示す図６と図７とを用いて説明する。
【００１３】
図６（Ａ）に示す断面図において、各アライメントマーク１０２の溝が２つだけ、番号１０２ａ，１０２ｂとして示されている。これらの溝１０２ａ，１０２ｂはウェハ１００上の所定の位置に形成される。
【００１４】
図６（Ｂ）を参照すると半導体構造１０６がウェハ１００上に形成されている。半導体構造１０６は例えばゲート、ソース・ドレイン領域及びフィールド酸化膜を有するＭＯＳトランジスタとすることができる。半導体構造１０６の製造そのものは本発明の範囲にはないため、その構成要素をここでは包括的に単一層として参照番号１０６で示してある。半導体構造１０６が作製された後、元のアライメントマーク１０２の溝１０２ａ，１０２ｂは半導体構造１０６の表面に対応する溝として形成される。半導体構造１０６の表面上の溝はここでは同一参照番号１０２ａ，１０２ｂで示されている。
【００１５】
従って、例え、元のアライメントマーク１０２が半導体構造１０６によって覆われてもアライメントパターンは半導体構造１０６の表面に表れる。
【００１６】
次に図６（Ｃ）を参照すると、次の工程で半導体構造１０６の選択された部分が選択的に除去される。残存部分をここでは参照番号１０６ａで示してある。その後誘電体層１０８がウェハ１００の全表面に形成され半導体構造１０６ａの露出した表面が被覆される。次いで、誘電体層１０８の表面を平坦化するためのＣＭＰ工程が誘電体層１０８に対して実行される。
【００１７】
図７（Ａ）を参照すると、半導体構造１０６ａの直上にあった誘電体層１０８の選択された部分が選択的に除去される。誘電体層１０８の残存部分をここでは参照番号１０８ａで示してある。この工程により半導体構造１０６ａは露出され、半導体構造１０６ａの表面の溝１０２ａ，１０２ｂが同様に露出される。
【００１８】
次に図７（Ｂ）を参照すると、後続の工程においてタングステンなどの金属層からなる導電層１１０がウェハ１００の誘電体層１０８ａの表面と半導体構造１０６ａの表面とを覆うように形成される。この工程によって元のアライメントマーク１０２のパターンは導電層１１０の表面に表われる。ここでは導電層１１０の表面に溝１０２ａ，１０２ｂとして示してある。
【００１９】
次いで図７（Ｃ）を参照すると、後続の工程において導電層１１０の表面にＣＭＰ工程が実行され表面が削られてプラグが形成される。しかしこのＣＭＰ工程において２つの溝１０２ａ，１０２ｂが不必要に削られてしまうことがある。すると溝１０２ａ，１０２ｂによって現わされていたアライメントパターンが視覚的に不明瞭になる。これは時にはアライメントパターンの機能を減少させ、或いは完全になくしてしまうことがある。
【００２０】
図８はＣＭＰ工程後の損傷を受けたアライメントパターンの上面図を示したものである。通常、ウェハ１００上の元のアライメントマーク１０２は、使用されないブランク領域１１２によってウェハの構成部品領域と分離されている。ＣＭＰ工程中に機械研磨力によりこの不使用ブランク領域１１２が凹んでしまう。更に、構成部品領域はアライメントマーク１０２よりも密度において通常は大きいため、より大きな研磨力が研磨のために必要となる。このような大きな機械研磨力が加わるとウェハ上のアライメントパターンを不必要に沢山削ってしまい、精度がある程度損なわれてしまう。すると、アライメントを実行することが困難となる。マスク合わせが失敗すると、ウェハ上でのマスクからのパターン転写において回転エラーやスケーリングエラーなどの欠陥が発生する。
【００２１】
従って本発明の目的は、ＣＭＰによるウェハ上でのアライメントマークの損傷を防止しアライメントマークからのアライメントパターンがウェハ表面において視覚的に明瞭な品質をもってウェハ表面に残存し、マスクの正確なアライメントを可能とする個々のダミーパターンを有するアライメントマーク構造を提供することにある。
【００２２】
本発明の他の目的は、保護ダミーパターンを有するアライメントマーク構造を提供することによりステッパーアライメントセンサーの能力を改良し、ウェハにマスクの正確なアライメントを実現することにある。
【００２３】
【課題を解決するための手段】
上述した目的を達成するために本発明では保護ダミーパターンを有する新しいアライメントマーク構造が提供される。
【００２４】
本発明のアライメントマーク構造はウェハのスクライブ線または非構成部品領域の１つに形成されたアライメントマークとこのアライメントマークの周辺に位置し、アライメントマークをＣＭＰから保護する保護ダミーパターンとを有する。
【００２５】
このような本発明による保護ダミーパターンを有するアライメントマーク構造により、アライメントマークがＣＭＰ工程によって視覚的に明瞭な品質が劣化するのを防ぐことができる。従って、マスクをウェハに正確に合わせることができる。
【００２６】
【発明の実施の形態】
図１は、本発明による保護ダミーパターンを有するアライメントマーク構造の上面を示す略図である。図に示すように、本発明のアライメントマーク構造は従来の構造と異なっており、特に各アライメントマークの周辺にダミーパターン１１４を備えている点で異なる。実際には各ウェハは少なくとも２つのアライメントマークがウェハ上の所定の領域、好ましくはスクライブ線上または非構成部品領域に形成される。本発明では、各アライメントマークは保護ダミーパターン１１４を図１に示すようにその周囲に有している。保護ダミーパターン１１４はほぼその密度は図示しない構成部品領域の密度と等しい。保護ダミーパターン１１４はＣＭＰプロセスにおいてアライメントマーク１０２が余分に研磨されるのを防ぐ役割を有している。従ってウェハ表面でアライメントマーク１０２からのアライメントパターンが損なわれることはなく、ＣＭＰプロセスによって劣化することもない。
【００２７】
図２は、アライメントマーク１０２の周辺に形成された保護ダミーパターン１１４のコーナー部１１５の拡大された図を示したものである。
【００２８】
図示されるように保護ダミーパターン１１４は複数列の予め定められた形状のマーク、例えば疑問符などで構成される。保護ダミーパターン１１４のこれらの疑問符は所定の方法で散らばっており、この保護ダミーパターン１１４によってアライメントマーク１０２がＣＭＰ工程での機械的研磨により削られるのを防止している。
【００２９】
図３は、従来の技術と比較した場合の本発明の利点を示すために用いられるグラフであって、図３（Ａ）はＸ軸方向のウェハ番号に関してオーバーレイの程度を示すものであり、図３（Ｂ）はウェハ番号に関してＹ軸方向でのオーバーレイの程度を示したものである。保護ダミーパターンを有しない通常のアライメントマークを使用したウェハの場合にはＳＴＩ（細いトレンチ分離）構造用のマスクアライメントでは平均的オーバーレイ誤差はＸ軸方向で９４ｎｍであり、Ｙ軸方向で９７ｎｍである。
【００３０】
タングステンエッチバックとＷ−ＣＭＰ（タングステン化学機械研磨）用のマスクアライメントではＸ軸方向のオーバーレイ誤差は１３４ｎｍであり、Ｙ軸方向では１４３ｎｍである。
【００３１】
一方、本発明による保護ダミーパターンを有するアライメントマーク構造を用いたウェハの場合にはＳＴＩ構造のマスクアライメントにおいてオーバーレイ誤差はＸ軸方向で５２ｎｍ、Ｙ軸方向において６４ｎｍである。また、タングステンエッチバックとＷ−ＣＭＰ用のマスクアライメントにおいてはＸ軸方向でオーバーレイエラーは８０ｎｍ、Ｙ軸方向で７４ｎｍである。
【００３２】
これらのオーバーレイ誤差は従来のものよりも小さくなっている。
【００３３】
図３に示すように、アライメントマークに保護ダミーパターンを付けることによりＸ軸及びＹ軸でのオーバーレイの程度は所定の領域では非常に近接している。
【００３４】
従って、従来の技術と比較してアライメント誤差は減少している。従って、本発明の保護ダミーパターンを有するアライメントマーク構造はアライメントマークの視覚的に明瞭な品質がＣＭＰ工程によって損なわれ劣化することを防止している。
【００３５】
これによりステッパーアライメントセンサーの能力を改良しマスクのウェハへの正確な位置合わせを可能とする。
【００３６】
本発明はウェハ上の各アライメントマークの回りに保護ダミーパターンを設けることを特徴としている。この保護ダミーパターンが構成部品領域の密度とほぼ同一もしくは非常に近い密度を有している。
【００３７】
従ってＣＭＰプロセスを経た後もアライメントマークが視覚的に明瞭な品質で保たれてアライメントパターンとして使用することができる。
【００３８】
更に、本発明ではステッパーアライメントセンサーの能力を向上することができるため、マスクのウェハへの位置合わせを正確に行うことができる。
【００３９】
上述の説明においては、本発明は好ましい実施例について説明された。しかしながら本発明の範囲はこれらの上述した実施例に限定されるものではなく、種々の変形が可能である。従って、請求の範囲は本発明の実態をはずれることなくこれらの全ての変形を含むよう広く解釈されなければならない。
【図面の簡単な説明】
【図１】本発明の保護ダミーパターンを有するアライメントマーク構造の上面図を示す略図である。
【図２】本発明のアライメントマーク構造の回りに形成された保護ダミーパターンのコーナー部の拡大図である。
【図３】本発明のアライメントマーク構造を使用してＸ軸方向及びＹ軸方向で得られる減少したオーバーレイ誤差をそれぞれ示すグラフである。
【図４】一対のアライメントマークを有する半導体ウェハの上面図である。
【図５】図４に示す各アライメントマークの拡大図である。
【図６】ＣＭＰ工程によってウェハ上のアライメントマークがどのように損なわれるかを説明するために用いられる半導体ウェハの各種のステップの断面構造図（その１）。
【図７】ＣＭＰ工程によってウェハ上のアライメントマークがどのように損なわれるかを説明するために用いられる半導体ウェハの各種のステップの断面構造図（その２）。
【図８】ＣＭＰ工程によって劣化したアライメントマークの上面図である。
【符号の説明】
１０２ アライメントマーク
１１４ 保護ダミーパターン
１１５ コーナー部
Claims (8)
- 複数のスクライブ線によって分離された複数のチップと複数の未使用非構成部品領域とを有する半導体ウェハに使用されるアライメントマーク構造において、前記構造は、
前記ウェハの前記スクライブ線の１つに形成されたアライメントマークと、
前記アライメントマークの周辺に位置し、前記アライメントマークをＣＭＰから保護する保護ダミーパターンとを含み、
前記保護ダミーパターンの密度は前記ウェハの構成部品領域の密度とほぼ等しいことを特徴とするアライメントマーク構造。 - 請求項１に記載のアライメントマーク構造において、
前記ウェハの２つの異なる位置に形成された２つのアライメントマークを含み、
各アライメントマークは１つの保護ダミーパターンをその周辺に有することを特徴とするアライメントマーク構造。 - 請求項１に記載のアライメントマーク構造において、
前記保護ダミーパターンは均一密度であることを特徴とするアライメントマーク構造。 - 請求項１に記載のアライメントマーク構造において、
前記保護ダミーパターンが複数の疑問符の列からなることを特徴とするアライメントマーク構造。 - 複数のスクライブ線によって分離された複数のチップと複数の未使用非構成部品領域とを有する半導体ウェハに使用されるアライメントマーク構造において、前記構造は、
前記ウェハの非構成部品領域の１つに形成されたアライメントマークと、
前記アライメントマークの周辺に位置し、前記アライメントマークをＣＭＰから保護する保護ダミーパターンとを含み、
前記保護ダミーパターンの密度は前記ウェハの構成部品領域の密度とほぼ等しいことを特徴とするアライメントマーク構造。 - 請求項５に記載のアライメントマーク構造において、
前記ウェハの２つの異なる位置に形成された２つのアライメントマークを含み、
各アライメントマークは１つの保護ダミーパターンをその周辺に有することを特徴とするアライメントマーク構造。 - 請求項５に記載のアライメントマーク構造において、
前記保護ダミーパターンは均一密度であることを特徴とするアライメントマーク構造。 - 請求項５に記載のアライメントマーク構造において、
前記保護ダミーパターンが複数の疑問符の列からなることを特徴とするアライメントマーク構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000208392A JP2000208392A (ja) | 2000-07-28 |
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| Country | Link |
|---|---|
| JP (1) | JP3587712B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500934B1 (ko) * | 2000-05-31 | 2005-07-14 | 주식회사 하이닉스반도체 | 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법 |
| JP4632504B2 (ja) * | 2000-09-26 | 2011-02-16 | ルネサスエレクトロニクス株式会社 | アライメントマークを有する半導体装置およびその製造方法 |
| JP4561265B2 (ja) * | 2004-09-14 | 2010-10-13 | ソニー株式会社 | 裏面照射型固体撮像装置及びその製造方法 |
| JP5217527B2 (ja) * | 2008-03-12 | 2013-06-19 | 富士通セミコンダクター株式会社 | 電子デバイス |
| CN102436151B (zh) * | 2011-12-22 | 2015-02-25 | 上海华虹宏力半导体制造有限公司 | 光刻版图的形成方法 |
-
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| Publication number | Publication date |
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| JP2000208392A (ja) | 2000-07-28 |
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