JP4632504B2 - アライメントマークを有する半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、アライメントマークを有する半導体装置およびその製造方法に関するものであり、具体的には、ウェハとマスクとの重ね合わせに用いるアライメントマークを有する半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】
半導体製造工程において配線層を形成するとき、下部配線層に対して上部配線層形成用マスクの位置合わせを行なう必要がある。このマスクの位置合わせをする場合、半導体ウェハに形成したアライメントマークを被覆する層間絶縁膜の上面の段差を検出する方法と、層間絶縁膜を開口してアライメントマークの段差を検出する方法がある。
【0003】
図24は、層間絶縁膜上面の段差を検出するタイプのアライメントマーク形成領域の概略断面図である。図24を参照して、半導体基板101の表面上には、下部配線層(図示せず)と同一の層から分離して形成された複数のアライメントマーク102aが形成されている。下部配線層とアライメントマーク102aとを覆うように層間絶縁膜103が形成されている。
【0004】
この層間絶縁膜103の上面には、アライメントマーク102aと半導体基板101表面との段差形状を反映した段差が現われる。このため、この層間絶縁膜103の上面の段差を検出することにより、間接的にアライメントマーク102aの位置を検出することが可能となる。これにより、下部配線層に対してマスク合わせを行なって上部配線層105をパターニングすることができる。
【0005】
ところで、LSI(Large Scale Integrated circuit)の配線の多層化に伴い、層間絶縁膜の新たな平坦化技術として、化学的機械的研磨(CMP:Chemical Mechanical Polishing)が注目されている。このCMPは、ウェハ上にスラリー(研磨剤)を供給してパッド(研磨布)で機械的に表面を研磨する技術であり、従来の平坦化技術に比して、平坦性、垂直方向の形状制御性において格段に優れている。
【0006】
しかしながら、このCMPを従来プロセスにそのまま適用すると、図24において層間絶縁膜103の上面が平坦になってしまう。このため、層間絶縁膜103上面の段差からアライメントマーク102aの位置を検出できず、その後に継続するマスク合わせが不可能となる。そこで、上述したように層間絶縁膜を開口して、直接アライメントマークの段差を検出する方法がとられる。
【0007】
図25を参照して、この方法では、層間絶縁膜103に、アライメントマーク102aを露出するための開口部103aが形成されている。これにより、層間絶縁膜103の上面がCMPにより平坦化されていても、開口部103aからアライメントマーク102aによる段差を検出することができる。このため、上部配線層105をパターニングするためのマスクの位置合わせを行なうことが可能となる。
【0008】
【発明が解決しようとする課題】
しかしながら、図25に示すように層間絶縁膜103に開口部103aを設けるタイプにおいても、アライメント精度が著しく劣化するという問題点があった。以下、そのことについて詳細に説明する。
【0009】
たとえば上部配線層105の形成前にコンタクトホール内にプラグ層を形成する場合、図26を参照して、コンタクトホール埋込用導電層104が表面全面に形成された後に、CMP研磨布10で研磨される。これにより、層間絶縁膜103上の導電層103はすべて除去されて、コンタクトホール内に導電層104が残存されてプラグ層が形成される。
【0010】
この場合、開口部103a内ではCMP研磨布110がたわむことにより導電層104の上面が幾分研磨される。しかしながら、図27に示すように複数のアライメントマーク102a上の導電層104は均一に研磨されない。このため、導電層104上を覆う上部配線層の上面に現われる段差も、非対称な段差となり、アライメントマーク102aによる段差を正確に反映したものではない。よって上部配線層のパターニング用マスクの位置合わせにおけるアライメント精度が著しく劣化してしまう。
【0011】
それゆえ、本発明の目的は、層間絶縁膜を平坦化した場合でも、良好なアライメント精度の得られる半導体装置およびその製造方法を提供することである。
【0016】
【課題を解決するための手段】
本発明のアライメントマークを有する半導体装置は、半導体基板と、複数のアライメントマークと、絶縁層とを備えている。半導体基板は、主表面を有している。複数のアライメントマークは、半導体基板の主表面上に形成されたマーク層で構成されている。絶縁層は、半導体基板の主表面上であってマーク層上に形成され、かつそれぞれが複数のアライメントマークに達する複数の開口部を有している。絶縁層の上面を研磨布を用いて化学的機械的研磨する際に研磨布がマーク層の上面を化学的機械的研磨しないように、アライメントマークを構成するマーク層の上面が絶縁層の上面よりも半導体基板の主表面側に位置している。複数のアライメントマークの各々は平面的にみて縦長の矩形であり、複数の開口部の各々は平面的に見て横長の矩形であり、かつ複数のアライメントマークの各々と複数の開口部の各々とは平面的に見て互いに直交している。
【0017】
これにより、アライメントを精度良く行なうことが可能となる。
【0023】
本発明のアライメントマークを有する半導体装置の製造方法は、以下の工程を備えている。
まず半導体基板の主表面上に複数のアライメントマークを構成するマーク層が形成される。そしてマーク層上を覆うように絶縁層が形成される。そしてそれぞれが複数のアライメントマークに達する複数の開口部が絶縁層に形成される。そして絶縁層上および開口部から露出したアライメントマーク上を覆うように被覆層が形成される。そして研磨布を用いた化学的機械的研磨法により、絶縁層上の被覆層が除去される。化学的機械的研磨の工程において、研磨布がマーク層の上面を化学的機械的研磨しないように、アライメントマークを構成するマーク層の上面が絶縁層の上面よりも半導体基板の主表面側に位置する。複数のアライメントマークの各々は平面的にみて縦長の矩形であり、複数の開口部の各々は平面的に見て横長の矩形であり、複数のアライメントマークの各々と複数の開口部の各々とが平面的に見て互いに直交するように形成される。
【0024】
これにより、アライメントを精度良く行なうことが可能となる。
上記他の局面において好ましくは、アライメントマーク計測時に発生する開口部のエッジ部分における信号が除去され、アライメントマークの信号のみが抽出される。
【0025】
これにより、アライメントマークの位置を精度良く検出することが可能となる。
【0026】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【0027】
(実施の形態1)
図1は本発明の実施の形態1におけるアライメントマークを有する半導体装置の構成を概略的に示す平面図であり、図2は図1のII−II線に沿う概略断面図である。
【0028】
図1および図2を参照して、シリコン基板1の表面上には、下部配線層2とマーク層2aとが、同一の層からパターニングにより分離して形成されている。マーク層2aには、複数の凹型のアライメントマーク2bが設けられており、画像認識型のFIAマークをなしている。下部配線層2およびマーク層2a上には層間絶縁膜3が形成されており、この層間絶縁膜3の上面はたとえばCMPにより平坦化されいる。
【0029】
この層間絶縁膜3にはたとえば下部配線層2に達するコンタクトホール3aと、複数のアライメントマーク2bに達する開口部3bとが設けられている。コンタクトホール3a内にはプラグ層4が充填されており、開口部3b内にはコンタクトホール埋込用導電層4が残存している。層間絶縁膜3上には上部配線層5が形成されており、プラグ層4を介して下部配線層4と電気的に接続されている。
【0030】
この構成において、開口部3bの側壁と、その開口部3bの側壁の最も近くに位置するアライメントマーク2bの側壁との間隔L1は、マーク層2aの上面と層間絶縁膜3の上面との間隔をHとしたとき、H×20+50μm以上の寸法に設定されている。
【0031】
この間隔L1は、マーク層2aの上面と層間絶縁膜3の上面との間隔Hが700nm程度のときには、たとえば80μmとされる。なお、このときの開口部3bの図1中の横方向の全長は260μm程度である。
【0032】
次に本実施の形態の製造方法について説明する。
図3および図4は、本発明の実施の形態1におけるアライメントマークを有する半導体装置の製造方法を工程順に示す概略断面図である。図3を参照して、シリコン基板1の表面上に導電層が形成され、通常の写真製版技術およびエッチング技術によりパターニングされる。それにより、下部配線層2と、凹型のアライメントマーク2bを構成するマーク層2aとが導電層から形成される。この下部配線層2およびマーク層2a上を覆うように層間絶縁膜3が形成される。この層間絶縁膜3の上面は、たとえばCMPにより平坦化される。この後、通常の写真製版技術およびエッチング技術により、層間絶縁膜3にコンタクトホール3aと開口部3bとが形成される。このとき、上記間隔L1がH×20+50μm以上となるように開口部3bが形成される。この後、コンタクトホール3aを埋込むように表面全面にコンタクトホール埋込用導電層4が形成される。
【0033】
図4を参照して、CMPの研磨布10により、層間絶縁膜3上のコンタクトホール埋込用導電層4が除去されることにより、コンタクトホール3a内にプラグ層4が形成されるとともに、開口部3b内に導電層4が残存される。このCMPの際に、研磨布10がたわむことにより、開口部3b内の複数のアライメントマーク2b上の導電層4も幾分除去される。
【0034】
この後、表面全面に上部配線層用の導電層が形成された後、この上部配線層用の導電層上にフォトレジストが塗布される。このフォトレジストは露光・現像によりパターニングされる。このフォトレジストの露光は、複数のアライメントマーク2bの位置検出信号に基づいて下部配線層2に対してアライメントされたマスク(レチクル)を介してフォトレジストに光を当てることにより行なわれる。パターニングされたフォトレジストをマスクとして上部配線層用の導電層をエッチングすることにより、図1および図2に示す上部配線層5が形成される。この後、レジストパターンがアッシングなどにより除去されて図1および図2に示すアライメントマークを有する半導体装置が完成する。
【0035】
なお、図1および図2に示す凹型のアライメントマーク2bは、たとえば溝タイプのマークを形成した画像認識型のFIAマークである。ここで画像認識型とは、横方向に走査線があり、走査線1本ずつで検出し、それらを加算平均し、その波形から中心位置を計測する方法であり、この方法では、X方向およびY方向はそれぞれ別々に計測される。またFIAマークの方式とは、走査線方向に対して1つの画像データを取込み、その複数個の画像データの加算平均により1つのデータとする方式である。
【0036】
この方式によれば、図1の図中横方向に対してマーク部(段差)の非対称があればマークの波形に影響が生じるが、図中縦方向に関してはその影響が少ない。このため、図1におけるアライメントマーク2bと開口部3bの側壁との図中縦方向の間隔L2は、間隔L1のように大きく寸法を確保する必要はない。しかし、マーク部(段差部)の非対称によるマーク波形の影響を極力抑えるのであれば、図中縦方向の間隔L2も間隔L1と同程度(=H×20+50μm以上)とすることが好ましい。
【0037】
なお、本実施の形態では、溝タイプのマーク構造について説明したが、図5に示すように台地残しタイプの構造についても同様に本発明を適用することができる。図5を参照して、台地残しタイプのマーク構造では、アライメントマーク2cは、マーク層により凸状に形成されている。開口部3bの側壁と、その側壁に最も近い凸型のアライメントマーク2cの側面との間隔L1は、アライメントマーク2cの上端と層間絶縁膜3の上面との間隔をHとしたとき、H×20+50μm以上となるように設定されている。
【0038】
なお、これ以外の構成については、上述した実施の形態1とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【0039】
また、アライメントマークの本数は7本として説明したが、これに限定されず、1本以上であればよい。
【0040】
本実施の形態では、開口部3bの側壁とアライメントマーク2b(2c)との間隔L1がCMPの研磨布10のたわみを考慮して十分に大きく確保されている。このため、図4においてアライメントマーク2b(2c)上の導電層4は、CMPの研磨布10により均一かつ平坦に研磨される。よって、アライメントマーク2b上の導電層4の段差は、アライメントマーク2bとシリコン基板1の表面とからなる段差形状を正確に反映する。したがって、上部配線層5のパターニングのためのマスクの重ね合わせにおいてアライメントを精度良く行なうことができる。
【0041】
(実施の形態2)
図6は本発明の実施の形態2におけるアライメントマークを有する半導体装置の構成を概略的に示す平面図であり、図7は図6のVII−VII線に沿う概略断面図である。
【0042】
図6および図7を参照して、シリコン基板1の表面上に、配線層2とマーク層2aとが、同一の層からパターニングにより分離して形成されている。マーク層2aには、複数の凹型のアライメントメーク2bが設けられており、画像認識型のFIAマークをなしている。下部配線層2およびマーク層2a上には層間絶縁膜3が形成されており、この層間絶縁膜3の上面はたとえばCMPにより平坦化されている。
【0043】
この層間絶縁膜3にはたとえば下部配線層2に達するコンタクトホール3aと、アライメントマーク2b上に達する開口部3bとが設けられている。コンタクトホール3a内にはプラグ層4が充填されており、開口部3b内にはコンタクトホール埋込用導電層4が残存している。層間絶縁膜3上には、上部配線層5が形成されており、プラグ層4を介して下部配線層2と電気的に接続されている。
【0044】
この構成において、開口部3bは、マーク層2aの上面と層間絶縁膜3の上面との間隔をHとしたときに、H×20μm以下の開口径部分を有している。
【0045】
次に、本実施の形態の製造方法について説明する。
図8および図9は、本発明の実施の形態2におけるアライメントマークを有する半導体装置の製造方法を工程順に示す概略断面図である。図8を参照して、シリコン基板1の表面上に導電層が形成され、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、下部配線層2と、凹型のアライメントマーク2bを構成するマーク層2aとが導電層から形成される。この下部配線層2およびマーク層2a上を覆うように層間絶縁膜3が形成される。この層間絶縁膜3の上面は、たとえばCMPにより平坦化される。この後、通常の写真製版技術およびエッチング技術により層間絶縁膜3にコンタクトホール3aと複数の開口部3bとが形成される。このとき、開口部3bは、上記の開口径L3(H×20μm以下)となる部分を有するように形成される。この後、コンタクトホール3aを埋込むように表面全面にコンタクトホール埋込用導電層4が形成される。
【0046】
図9を参照して、CMPの研磨布10により、層間絶縁膜3上のコンタクトホール埋込用導電層4が除去されることにより、コンタクトホール3a内にプラグ層4が形成されるとともに、開口部3b内に導電層4が残存される。このCMPの際には、アライメントマーク2b真上の導電層4には研磨布10は接しない。
【0047】
この後、上部配線層用の導電層が表面全面に形成され、この上部配線層用の導電層上にフォトレジストが塗布される。マスクが、アライメントマーク2bの位置検出信号に基づいて下部配線層2に対して位置決めされる。このマスクを介してフォトレジストが露光した後に現像されることでパターニングされる。このレジストパターンをマスクとして上部配線層用の導電層をエッチングすることにより、図6および図7に示す上部配線層5が形成される。
【0048】
上記の画像認識型のアライメント方式では、図10に示すように開口部3bのエッジ部分の信号とアライメントマーク2bの信号が同時に現われる。このため、アライメントマーク2bの信号のみを信号解析により抽出することで、アライメント計測が行なわれる。
【0049】
なお本実施の形態では、溝タイプのマーク構造について説明したが、図11に示すように台地残しタイプの構造についても本発明を適用することができる。図11を参照して、台地残しタイプの構造では、アライメントマーク2cは、マーク層により凸状に形成されている。このときの開口部3bも、上記と同様の開口径L3(H×20μm以下)を有するように設定されている。
【0050】
なお、これ以外の構成については図6および図7に示す構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【0051】
本実施の形態では、図9に示すようにCMPの研磨布10がアライメントマーク2b真上の導電層4を研磨しないように開口部3bの径が小さく設定されている。このため、アライメントマーク2b上の導電層4の上面の段差は、アライメントマーク2bとシリコン基板1の表面とからなる段差形状を正確に反映する。したがって、上部配線層5のパターニングのためのマスクの重ね合わせにおいてアライメントを精度良く行なうことができる。
【0052】
(実施の形態3)
図12は本発明の実施の形態3におけるアライメントマークを有する半導体装置の構成を概略的に示す平面図であり、図13は図12のXIII−XIII線に沿う概略断面図である。
【0053】
図12および図13を参照して、本実施の形態では、上述した実施の形態2と比較して、アライメントマークの方式が異なる。つまり、実施の形態2では、画像認識型のFIAマーク方式について説明したが、本実施の形態のアライメントマークは、回折光検出型のLSAマーク方式である。つまり図12においてレーザのスキャン方向が矢印A方向とした場合に、レーザのスキャン方向に直交する方向に複数個のアライメントマーク2bが配置されている。この図12の縦方向に配置された複数のアライメントマーク2bは1つの開口部3b内に配置されている。
【0054】
なお、これ以外の構成については上述した図6および図7の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【0055】
ここで回折光検出型とは、レーザビームをスキャン方向に移動させたときに、8μmピッチのドットマーク上を通るとスキャン方向とは垂直の方向に回折光が発生するという原理を応用してマークの位置を検出する方法のことをいう。またLSAはレーザ光でウェハ上のマークをスキャンすることにより、アライメントマーク位置を検出するためのセンサのことをいう。ここでLSA用のレーザビームとウェハ上に作られたLSAマークが重なると、回折光が発生し、この発生した回折光の強度波形からLSAマークの正確な位置が求められる。
【0056】
また、回折光検出型のアライメント方式では、図14に示すように開口部3bのエッジ部からの回折光は発生せず、アライメントマーク2bからの回折光のみが得られる。このため、良好な信号が得られ、精度良くアライメント計測を行なうことができる。
【0057】
なお、本実施の形態では、溝タイプのマーク構造について説明したが、図15に示すように台地残しタイプの構造についても本発明を適用することができる。図15を参照して、台地残しタイプの構造では、アライメントマーク2cは、マーク層により凸状に形成されている。
【0058】
なおこれ以外の構成については上述した図12および図13の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【0059】
本実施の形態においても、上述した実施の形態2と同様、CMPの研磨布10がアライメントマーク真上の導電層4を研磨しないよう開口部3bの径が小さく設定されている。このため、アライメントマーク2b上の導電層4の上面の段差は、アライメントマーク2bとシリコン基板1の表面とからなる段差形状を正確に反映する。したがって、上部配線層5のパターニングのためのマスクの重ね合わせにおいてアライメントを精度良く行なうことができる。
【0060】
(実施の形態4)
図16は本発明の実施の形態4におけるアライメントマークを有する半導体装置の構成を概略的に示す平面図であり、図17および図18は図16のXVII−XVII線およびXVIII−XVIII線に沿う概略断面図である。
【0061】
図16〜図18を参照して、シリコン基板1の表面上には、下部配線層2とマーク層2aとが、同一の層からパターニングにより分離して形成されている。このマーク層2aには、凹型のアライメントマーク2bが形成されており、画像認識型のFIAマークをなしている。この下部配線層2およびマーク層2a上に層間絶縁膜3が形成されており、この層間絶縁膜3の上面はたとえばCMPにより平坦化されている。
【0062】
層間絶縁膜3には、下部配線層2に達するコンタクトホール3aと複数のアライメントマーク2bに達する開口部3bとが形成されている。この開口部3bとアライメントマーク2bとは平面的に直交するように配置されている。
【0063】
コンタクトホール3a内にはプラグ層4が充填されており、開口部3b内にはコンタクトホール埋込用導電層4が残存している。層間絶縁膜3上には上部配線層5が形成されており、プラグ層4を介して下部配線層2に電気的に接続されている。
【0064】
この構成において、開口部3bは、マーク層2aの上面と層間絶縁膜3の上面との間隔をHとしたときに、H×20μm以下の開口径L3部分を有している(図18)。
【0065】
次に本実施の形態の製造方法について説明する。
図19および図20は、本発明の実施の形態4におけるアライメントマークを有する半導体装置の製造方法を工程順に示す概略断面図である。図19を参照して、シリコン基板1の表面上に導電層が形成され、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、下部配線層2と、凹型のアライメントマーク2bを構成するマーク層2aとが導電層から形成される。この下部配線層2およびマーク層2a上を覆うように層間絶縁膜3が形成される。この層間絶縁膜3の上面は、たとえばCMPにより平坦化される。この後、通常の写真製版技術およびエッチング技術により層間絶縁膜3にコンタクトホール3aおよび開口部3bが形成される。このとき、開口部3bが、上記開口径L3(H×20μm以下)となる部分を有するように形成される。この後、コンタクトホール3a内を埋込むように表面全面にコンタクトホール埋込用導電層4が形成される。
【0066】
図20を参照して、CMPの研磨布10により、層間絶縁膜3上のコンタクトホール埋込用導電層4が除去されることにより、コンタクトホール3a内にプラグ層4が形成され、開口部3b内に導電層4の一部が残存される。このCMPの際には、アライメントマーク72b真上の導電層4には研磨布10は接しない。
【0067】
この後、上部配線層用の導電層が表面全面に形成され、その上部配線層用の導電層上にフォトレジストが塗布される。マスクが、アライメントマーク2bの位置検出信号に基づいて下部配線層2に対して位置決めされる。このマスクを介してフォトレジストが露光された後に現像されることでパターニングされる。このレジストパターンをマスクとして上部配線層用の導電層をエッチングすることにより図16および図17に示す上部配線層5が得られる。
【0068】
本実施の形態では、アライメントマーク2bが開口部3bに直交するように設けられているため、図21のようなアライメントマーク2bを明確に示す良好な信号が得られ、アライメント計測を精度良く行なうことが可能となる。
【0069】
なお本実施の形態においては溝タイプのマーク構造について説明したが、図22および図23に示す台地残しタイプのマーク構造についても本発明を適用することができる。なお、図22は図16のXVII−XVII線の断面に対応し、図23は図16のXVIII−XVIII線の断面に対応する。
【0070】
図15、図22および図23を参照して、台地残しタイプのマーク構造では、アライメントマーク2cは、マーク層により凸状に形成されている。
【0071】
なお、これ以外の構成については上述した図16〜図18の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【0072】
本実施の形態においても、上述した実施の形態2と同様、CMPの研磨布10がアライメントマーク真上の導電層4を研磨しないよう開口部3bの径が小さく設定されている。このため、アライメントマーク2b上の導電層4の上面の段差は、アライメントマーク2bとシリコン基板1の表面とからなる段差形状を正確に反映する。したがって、上部配線層5のパターニングのためのマスクの重ね合わせにおいてアライメントを精度良く行なうことができる。
【0073】
また、上記実施の形態2では、アライメントマーク2a(または2b)は、開口部3bの延びる方向と平面的に見て平行方向に延びている。この場合の画像認識型のアライメントマークでは、図10に示すように開口部3bのエッジ部からも回折光が発生する。このため、開口部3bのエッジ部の信号を除去してアライメントマークの信号のみを抽出するか、または実施の形態3に示すように回折光検出型のアライメントマークにして開口部3bのエッジ部の信号が生じないようにする必要がある。
【0074】
これに対して、本実施の形態においては、図16に示すようにアライメントマーク2b(または2c)は、開口部3bの延びる方向と平面的に見て直交方向に延びている。この場合、画像認識型のアライメントマークでは、開口部3bのエッジも認識するが、波形処理の関係上、アライメントマーク2b(または2c)の方が強い波形を出すため、アライメントマーク2b(または2c)に対してのみアライメントすることができる。また、回折光検出型のアライメントマークの場合、ある角度に発生した回折光のみを検出器で計測するため、その検出範囲を超えた回折光はは検出しない。それを利用して、開口部3bのピッチを密集パターンにすることにより、開口部3bから発生する回折光を除外し、アライメントマークに対してのみアライメントすることができる。
【0075】
なお、上述した実施の形態1、2および4においては、画像認識型であるFIAマークを例に取り説明したが、これに限定されず、他のあらゆる画像認識型のマークに本発明を適用することができる。また実施の形態3においては回折光検出型であるLSAマークを例に取り説明したが、これに限定されず、他のあらゆる回折光検出型のマークに本発明を適用することができる。
【0076】
また実施の形態1〜4において下部配線層2、マーク層2a、上部配線層5、プラグ層4の材質は、導電材料であればよく、不純物が導入された多結晶シリコン(ドープトポリシリコン)と、タングステンシリサイド(WSi)、チタンシリサイド(TiSi)、コバルトシリサイド(CoSi)、タンタルシリサイド(TaSi)、モリブデンシリサイド(MoSi)などのシリサイドとからなるポリサイドであってもよく、またアルミニウム(Al)、アルミニウム・銅(AlCu)、アルミニウム・シリコン・銅(AlSiCu)、タングステン(W)、コバルト(Co)、チタン(Ti)、銅(Cu)、白金(Pt)、ルテニウム(Ru)などの金属材料や、窒化チタン(TiN)、酸化タンタル(TiO)、酸化ルテニウム(RuO2)、BST(BaSrTiO3)、チタン酸ストロンチウム(SrTiO3)、チタン酸ジルコン酸鉛(PZT)などの高誘電率材料であってもよい。
【0077】
また層間絶縁膜3の材質は絶縁材料であればよく、酸化シリコン(SiO2)などの透明膜や低誘電率層間膜や半透明膜および不透明膜などの材料であってもよい。
【0078】
また、上記実施の形態1〜4における研磨布10には、たとえば硬度(ASKER−C)95の研磨布が用いられるが、これに限定されるものではない。
【0079】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0085】
【発明の効果】
本発明のアライメントマークを有する半導体装置およびその製造方法では、複数のアライメントマークの各々が複数の開口部の各々の延びる方向と平面的に見て直交する方向に延びるように形成される。これにより、アライメントマークを精度良く行なうことが可能となる。
【0086】
上記他の局面において好ましくは、アライメントマーク計測時に発生する開口部のエッジ部分における信号が除去され、アライメントマークの信号のみが抽出される。これにより、アライメントマークの信号のみを精度良く検出することが可能となる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1におけるアライメントマークを有する半導体装置の構成を概略的に示す平面図である。
【図2】 図1のII−II線に沿う概略断面図である。
【図3】 本発明の実施の形態1におけるアライメントマークを有する半導体装置の製造方法の第1工程を示す概略断面図である。
【図4】 本発明の実施の形態1におけるアライメントマークを有する半導体装置の製造方法の第2の工程を示す概略断面図である。
【図5】 本発明の実施の形態1における台地残しタイプのアライメントマークを有する半導体装置の構成を示す概略断面図である。
【図6】 本発明の実施の形態2におけるアライメントマークを有する半導体装置の構成を概略的に示す平面図である。
【図7】 図6のVII−VII線に沿う概略断面図である。
【図8】 本発明の実施の形態2におけるアライメントマークを有する半導体装置の製造方法の第1工程を示す概略断面図である。
【図9】 本発明の実施の形態2におけるアライメントマークを有する半導体装置の製造方法の第2の工程を示す概略断面図である。
【図10】 本発明の実施の形態2におけるアライメントマークを有する半導体装置のアライメント信号を示す図である。
【図11】 本発明の実施の形態2における台地残しタイプのアライメントマークを有する半導体装置の構成を示す概略断面図である。
【図12】 本発明の実施の形態3におけるアライメントマークを有する半導体装置の構成を概略的に示す平面図である。
【図13】 図12のXIII−XIII線に沿う概略断面図である。
【図14】 本発明の実施の形態3におけるアライメントマークを有する半導体装置のアライメント信号を示す図である。
【図15】 本発明の実施の形態3における台地残しタイプのアライメントマークを有する半導体装置の構成を概略的に示す断面図である。
【図16】 本発明の実施の形態4におけるアライメントマークを有する半導体装置の構成を概略的に示す平面図である。
【図17】 図16のXVII−XVII線に沿う概略断面図である。
【図18】 図16のXVIII−XVIII線に沿う概略断面図である。
【図19】 本発明の実施の形態4におけるアライメントマークを有する半導体装置の製造方法の第1工程を示す概略断面図である。
【図20】 本発明の実施の形態4におけるアライメントマークを有する半導体装置の製造方法の第2工程を示す概略断面図である。
【図21】 本発明の実施の形態4におけるアライメントマークを有する半導体装置のアライメント信号を示す図である。
【図22】 本発明の実施の形態4における台地残しタイプのアライメントマークを有する半導体装置の構成を概略的に示す断面図である。
【図23】 本発明の実施の形態4における台地残しタイプのアライメントマークを有する半導体装置の構成を概略的に示す断面図である。
【図24】 従来の層間絶縁膜を平坦化しない場合のアライメントマーク付近の構成を示す概略断面図である。
【図25】 層間絶縁膜を平坦化した場合のアライメントマーク付近の構成を示す概略断面図である。
【図26】 図25の構成においてCMPを行なう様子を示す概略断面図である。
【図27】 CMPにより段差が非対称に研磨された様子を示す概略断面図である。
【符号の説明】
1 シリコン基板、2 下部配線層、2a マーク層、2b,2c アライメントマーク、3 層間絶縁膜、3a コンタクトホール、4 コンタクトホール埋込用導電層、5 上部配線層。
Claims (7)
- 主表面を有する半導体基板と、
前記半導体基板の主表面上に形成されたマーク層で構成された複数のアライメントマークと、
前記半導体基板の主表面上であって前記マーク層上に形成され、かつそれぞれが複数の前記アライメントマークに達する複数の開口部を有する絶縁層とを備え、
前記絶縁層の上面を研磨布を用いて化学的機械的研磨する際に前記研磨布が前記マーク層の上面を化学的機械的研磨しないように、前記アライメントマークを構成する前記マーク層の上面が前記絶縁層の上面よりも前記半導体基板の主表面側に位置し、
複数の前記アライメントマークの各々は平面的にみて縦長の矩形であり、複数の前記開口部の各々は平面的に見て横長の矩形であり、かつ複数の前記アライメントマークの各々と複数の前記開口部の各々とは平面的に見て互いに直交している、アライメントマークを有する半導体装置。 - 複数の前記アライメントマークの各々は、平面的に見て複数の前記開口部を横断するように形成されている、請求項1に記載のアライメントマークを有する半導体装置。
- それぞれが複数の前記開口部の各々の内部に形成された複数の導電層と、
前記半導体基板の主表面上に形成され、かつ前記マーク層と同一の層から分離して形成された下部配線層とをさらに備え、
前記絶縁層は前記下部配線層上に形成され、かつ前記下部配線層に達するコンタクトホールを有し、さらに
前記コンタクトホール内を埋め込み、かつ複数の前記導電層と同一の層から分離して形成されたプラグ層を備えた、請求項1または2に記載のアライメントマークを有する半導体装置。 - 半導体基板の主表面上に複数のアライメントマークを構成するマーク層を形成する工程と、
前記マーク層上を覆うように絶縁層を形成する工程と、
それぞれが複数の前記アライメントマークに達する複数の開口部を前記絶縁層に形成する工程と、
前記絶縁層上および前記開口部から露出した前記アライメントマーク上を覆うように被覆層を形成する工程と、
研磨布を用いた化学的機械的研磨法により、前記絶縁層上の前記被覆層を除去する工程とを備え、
前記化学的機械的研磨の工程において、前記研磨布が前記マーク層の上面を化学的機械的研磨しないように、前記アライメントマークを構成する前記マーク層の上面が前記絶縁層の上面よりも前記半導体基板の主表面側に位置し、
複数の前記アライメントマークの各々は平面的にみて縦長の矩形であり、複数の前記開口部の各々は平面的に見て横長の矩形であり、複数の前記アライメントマークの各々と複数の前記開口部の各々とが平面的に見て互いに直交するように形成される、アライメントマークを有する半導体装置の製造方法。 - 前記アライメントマーク計測時に発生する前記開口部のエッジ部分における信号を除去し、前記アライメントマークの信号のみを抽出する、請求項4に記載のアライメントマークを有する半導体装置の製造方法。
- 複数の前記アライメントマークの各々は画像認識型のアライメントマークである、請求項4に記載のアライメントマークを有する半導体装置の製造方法。
- 複数の前記アライメントマークの各々は回折光検出型のアライメントマークである、請求項4または5に記載のアライメントマークを有する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000292374A JP4632504B2 (ja) | 2000-09-26 | 2000-09-26 | アライメントマークを有する半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000292374A JP4632504B2 (ja) | 2000-09-26 | 2000-09-26 | アライメントマークを有する半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002110500A JP2002110500A (ja) | 2002-04-12 |
JP4632504B2 true JP4632504B2 (ja) | 2011-02-16 |
Family
ID=18775324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000292374A Expired - Fee Related JP4632504B2 (ja) | 2000-09-26 | 2000-09-26 | アライメントマークを有する半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4632504B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4703364B2 (ja) | 2005-10-24 | 2011-06-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
DE102007019638A1 (de) * | 2007-04-26 | 2008-10-30 | Robert Bosch Gmbh | Verfahren zur Herstellung eines mikromechanischen Bauelements mit Trenchstruktur zur Rückseitenkontaktierung |
JP7215373B2 (ja) * | 2019-08-08 | 2023-01-31 | 住友金属鉱山株式会社 | 硫化水素ガスの除害設備 |
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-
2000
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Publication number | Publication date |
---|---|
JP2002110500A (ja) | 2002-04-12 |
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