JP4342202B2 - アライメントマークの形成方法およびそれを用いた半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、特に支持基板上に絶縁膜を介して設けられた半導体膜上に半導体素子を形成するＳＯＩ構造を有する半導体装置において、必要となるアライメントマークの形成方法およびそれを用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路の製造技術の１つとして、ホトリソグラフィー技術がある。これは、半導体基板上に被加工層を形成した後、感光性のホトレジスト膜を形成するものである。被加工層上に形成されたホトレジスト膜は、所望のパターンを有するホトマスクを介して選択的に露光され、現像処理の後、ホトレジストのパターンを形成する。このパターニングされたホトレジスト膜をエッチングのマスクとして被加工層のエッチングを行う。これらの工程を繰り返して行うことにより積層構造を有する半導体装置の集積回路が形成される。
【０００３】
このようなホトリソグラフィー技術では、被加工層のパターニング工程において、下層の構成部分との整合性を図るために下層に形成された整合用マークを基準としてホトマスクの位置合わせを行っている。このような整合用マークは、アライメントマークと称されており、半導体基板がシリコン半導体基板からなる場合、例えば、半導体基板上の回路素子が形成される活性領域を区画する素子分離部を形成するためのＬＯＣＯＳ法を利用して、回路素子および素子分離部が形成される素子形成領域以外の領域に形成されている。
【０００４】
従来のＳＯＩ構造の半導体基板（ＳＯＩ基板）を用いた半導体装置の製造工程においても、素子形成領域以外の領域であるマーク形成領域には、前記ＬＯＣＯＳ法を利用したアライメントマークが設けられている。このアライメントマークは、ＬＯＣＯＳ法を用いて形成されたフィールド酸化膜と同等の透過性を有するシリコン酸化膜部分と、該シリコン酸化膜部分により区画されたシリコン部分とを有し、該シリコン部分と該シリコン部分を取り囲む前記シリコン酸化膜部分との境に形成される段差部をアライメントマークとして光学的に観察することにより、ホトマスクの位置合わせを行っている。
【０００５】
近年の集積回路の高性能化（高集積化、高機能化、低電源電圧化等）に伴い、シリコン半導体層厚、すなわちシリコン半導体層の膜厚は次第に薄くなってきている。このため、ＬＯＣＯＳ法を用いたアライメントマークでは、マーク境界部の段差が小さくなり、アライメントマークの検出誤差が大きくなるといった問題が生じていた。
上記のような問題点を改善するための方法として、例えば、下記の特許文献１に示されるようなアライメントマークの形成方法がある。
【０００６】
【特許文献１】
特開２００２−３５３１２０号公報
【０００７】
以下、上記公報に記載された従来技術を説明する。
上記公報に記載されたアライメントマークの形成技術では、まず、ＬＯＣＯＳ法により素子形成領域のシリコン半導体層に素子分離部を形成するとともに、マーク形成領域におけるシリコン半導体層の所定の位置にはアライメントマークに対応した形状の酸化膜を形成する。その後、素子形成領域のシリコン半導体層と素子分離部の表面にエッチング用のレジストを形成し、マーク形成領域に形成された酸化膜とその下の絶縁膜層を除去することで、絶縁膜層と半導体層の総厚に相当する深さを有するアライメントマークが得られる。
【０００８】
【発明が解決しようとする課題】
しかしながら、マーク形成領域に形成された酸化膜とその下のシリコン酸化膜を除去することにて形成される従来のアライメントマークの形成方法においては、アライメントマーク形成時、マーク形成領域におけるシリコン半導体層がエッチング用のレジストより露出するため、酸化膜および絶縁膜層の除去の際にマーク形成領域におけるシリコン半導体層がエッチングされてしまうといった問題があった。すなわち、シリコン半導体層下の絶縁膜層についてもマーク形成時にエッチングされてしまうこととなるため、マークエッジ部の角度が緩くなり、その結果、アライメントマークのエッジ段差からの信号のコントラストが弱くなって精度の高いアライメントマークの検出が困難となるといった課題が生じていた。
【０００９】
本発明は、上記のような問題点を解決するために成されたものであり、より薄膜化された半導体層を有するＳＯＩ構造の半導体装置の製造工程において、精度良く検出することができるアライメントマークの形成方法を提供することを目的とする。さらに、それを用いた半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るアライメントマークの形成方法は、支持基板と、支持基板上に形成された絶縁層と、絶縁層上に形成されるとともに、素子形成領域とマーク形成領域とが備えられたシリコン層とから構成されるＳＯＩ基板を準備する工程と、素子形成領域およびマーク形成領域におけるシリコン層上に前記素子形成領域におけるシリコン層の一部と前記マーク形成領域におけるシリコン層の一部とを露出する酸化防止膜を形成する工程と、酸化防止膜より露出したシリコン層を酸化する工程と、シリコン層を酸化する工程の後、前記素子形成領域におけるシリコン層上に形成された酸化防止膜を除去し前記マーク形成領域におけるシリコン層上に形成された酸化防止膜を残すことにより、前記マーク形成領域のシリコン層に形成されたシリコン酸化膜と前記マーク形成領域のシリコン層上に形成された前記酸化防止膜とから構成されるアライメントマークをマーク形成領域に形成する工程とから構成されるものである。
【００１１】
また、本発明に係る半導体記憶装置の製造方法は、支持基板と、支持基板上に形成された絶縁層と、絶縁層上に形成されるとともに、素子形成領域とマーク形成領域とが備えられたシリコン層とから構成されるＳＯＩ基板を準備する工程と、素子形成領域およびマーク形成領域におけるシリコン層上に前記素子形成領域におけるシリコン層の一部と前記マーク形成領域におけるシリコン層の一部とを露出する酸化防止膜を形成する工程と、酸化防止膜より露出したシリコン層を酸化する工程と、シリコン層を酸化する工程の後、前記素子形成領域におけるシリコン層上に形成された酸化防止膜を除去し前記マーク形成領域におけるシリコン層上に形成された酸化防止膜を残すことにより、前記マーク形成領域のシリコン層に形成されたシリコン酸化膜と前記マーク形成領域のシリコン層上に形成された前記酸化防止膜とから構成されるアライメントマークをマーク形成領域に形成する工程と、アライメントマークを形成した後、シリコン層上にゲート電極材料膜を形成する工程と、ゲート電極材料膜上にレジスト膜を形成し、アライメントマークを基準として、素子形成領域上のレジスト膜に回路パターンを露光する工程と、前記アライメントマークを形成した後、前記シリコン層上にゲート電極材料膜を形成する工程と、前記ゲート電極材料膜上にレジスト膜を形成し、前記アライメントマークを基準として、前記素子形成領域上の前記レジスト膜に回路パターンを露光する工程とから構成されるものである。
これらの構成により、精度良く検出することができるアライメントマークが提供され、結果として、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
【００１２】
【発明の実施の形態】
図１（ａ），（ｂ）は、本発明に係るアライメントマーク構造を説明するための図面であり、図１（ａ）は本発明にて形成されるアライメントマークの平面図、図１（ｂ）は図１（ａ）中の直線Ａ−Ａにおける断面を示す断面図である。
本発明におけるアライメントマーク１０１は、図１（ａ）に示すように、例えば、基板１００のマーク形成領域１０４に形成された、酸化防止膜１０２であるシリコン窒化膜と、酸化防止膜１０２より露出した位置に形成されたＬＯＣＯＳ酸化膜１０３とから構成されている。
本実施形態においては、図１（ｂ）に示すように、半導体素子を形成する基板として、シリコン基板１０５と、その基板１０５上に形成されたシリコン酸化膜（ＳｉＯ2）からなる絶縁層１０６、および絶縁層１０６を介して該基板１０５上に形成されたＳＯＩ層１０７とを備えるＳＯＩ基板１００を用いている。このように、ＳＯＩ基板１００を半導体素子形成用の基板として用いることで、従来のバルク半導体基板上に半導体素子を形成する半導体集積回路と比較して、表面に形成される半導体集積回路の接合容量の低減、素子間分離耐圧の向上等、様々な効果を得ることが可能となっている。
【００１３】
さらに、本実施形態において、ＳＯＩ基板１００を構成するＳＯＩ層１０７の膜厚は約５０ｎｍ程度であり、ＳＯＩ層１０７上に形成されたシリコン窒化膜からなる酸化防止膜１０２、およびＬＯＣＯＳ酸化膜１０３の膜厚は、それぞれ約１００ｎｍ、６０ｎｍ程度である。以下、本実施形態においては、アライメントマーク１０１を構成する酸化防止膜１０２として、約１００ｎｍ程度の膜厚を有するシリコン窒化膜を例に挙げて説明を行うが、アライメントマーク１０１を構成する酸化防止膜１０２の膜厚はこれに限られるものではなく、本実施形態におけるアライメントマークの形成方法において、膜厚が約３０ｎｍ以上のシリコン窒化膜であれば酸化防止膜１０２として用いることが可能である。
本実施形態によれば、約３０ｎｍ程度の膜厚を有する酸化防止膜１０２と酸化防止膜１０２の開口部に形成されたＬＯＣＯＳ酸化膜１０３にてフォトリソグラフィー工程におけるアライメントマークを構成することができるようになるため、マーク形成領域１０４における平坦性を損なうこと無く、十分な精度のマーク検出が可能となる。
【００１４】
フォトリソグラフィー工程では、例えば、基板表面に形成された所望の材料の上にレジスト膜（感光性高分子材料）を塗布する塗布処理と、ガラス板等にクロム等の遮光性のパターンが形成されたマスクを用いてレジスト膜の表面に紫外光等を照射し、レジスト膜の表面に所定の回路パターンを露光する露光処理と、露光したレジスト膜を現像して所定の回路パターンを転写したレジストパターンを形成する現像処理とが行われる。
この露光処理では、各層の回路パターンを所定の位置に精度よく露光することが不可欠であり、このため、第１層目のフォトリソグラフィー工程において、基板上に位置合わせ用のアライメントマークが形成される。
なお、最適なアライメントマーク１０１を構成する酸化防止膜１０２の膜厚は、ＳＯＩ基板のＳＯＩ層膜厚、酸化防止膜１０２における開口部のサイズ、使用されるアライメント方法等により適宜決定されることが望ましい。
【００１５】
また、本実施形態のアライメントマーク１０１は、上面形状が直交する長辺と短辺とから構成される長方形形状となっている。アライメントマークの上面形状をこのような形状とすることで、マーク検出および解析するプログラムを単純にすることが可能となり、結果として、マーク検出時間を短縮することが可能となる。
以下、ＳＯＩ基板１００の素子形成領域に半導体素子としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成する例を用いて、本発明に係るアライメントマークの形成方法およびそれを用いた半導体装置の製造方法を説明する。
図２（ａ）〜（ｅ）及び図３（ａ）〜（ｄ）は、それぞれ本実施形態における半導体装置の製造方法（その１およびその２）を示す工程断面図である。図２および図３にて示す例では、各図に示されたＳＯＩ基板１００の左半には、アライメントマークが形成されるマーク形成領域１０４が示され、右半には、トランジスタ等の半導体素子が形成される素子形成領域２０１が示されている。
素子形成領域２０１は、回路素子が形成されたＳＯＩ層１０７上に複数の絶縁層を多層に重ね合わせ、層間を接続して所定の回路を三次元的に実現した領域である。各層は、その層の所望の材料をＳＯＩ基板１００表面上に形成する成膜工程、その層の上に所望の回路パターンに対応するレジスト膜を転写形成するフォトリソグラフィー工程、および、このパターン化されたレジスト膜をマスクとしてＳＯＩ基板１００表面上に形成された被加工層の不要部分を除去するエッチング工程等によって順次形成される。
【００１６】
まず、図２（ａ）に示す工程において、基板１０５および絶縁層１０６、ＳＯＩ層１０７を備えるＳＯＩ基板１００を準備し、マーク形成領域１０４および素子形成領域２０１を含むＳＯＩ層１０７上にパッド酸化膜２０２、シリコン窒化膜２０３を順次形成する。
その後、図２（ｂ）に示す工程において、マーク形成領域１０４および素子形成領域２０１のシリコン窒化膜２０３上にレジスト膜を形成し、公知のフォトリソグラフィー技術を用いて、マーク形成予定領域Ａおよび素子分離部形成予定領域Ｂを開口するレジストパターン２０４を形成する。
次に、図２（ｃ）に示すように、シリコン窒化膜２０３上に形成されたレジストパターン２０４をマスクとして用いてシリコン窒化膜２０３のエッチングを行う。これにより、ＳＯＩ層１０５の所定の位置には、パターン化されたシリコン窒化膜より構成されたＬＯＣＯＳ酸化膜形成用の酸化防止膜１０２が形成される。
【００１７】
この酸化防止膜１０２を用いて、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）プロセスによりＳＯＩ層１０７を局所的に酸化し、シリコン酸化膜よりなるＬＯＣＯＳ酸化膜１０３を形成する。ＳＯＩ層１０７内に形成されたＬＯＣＯＳ酸化膜１０３はそれぞれ、アライメントマーク１０１、素子分離部２０５を構成する。素子分離部２０５により囲まれた領域は、後の工程にて、例えば、ＭＯＳトランジスタ等の半導体素子が形成されるアクティブ領域２０６となる。
このＬＯＣＯＳ酸化膜形成工程において、マーク形成領域１０４には、アライメントマーク１０１に対応した形状のＬＯＣＯＳ酸化膜１０３ａが形成されると共に、素子形成領域２０１には、回路パターンに対応した所定のパターン（素子分離部２０５）のＬＯＣＯＳ酸化膜１０３ｂが形成される。
【００１８】
本実施の形態では、マーク形成領域１０４に形成された酸化防止膜１０２より露出したＳＯＩ層１０７の幅、つまりマスク開口部の断面方向の距離Ｌ１は、素子形成領域２０１に形成された酸化防止膜１０２より露出したＳＯＩ層１０７の幅の距離Ｌ２よりも長いことが望ましい。
酸化防止膜１０２の開口部の幅を、上記のような関係（Ｌ１＞Ｌ２）とすることで、マーク形成領域１０４に形成されるＬＯＣＯＳ酸化膜１０３ａの膜厚を素子分離部２０５に形成されるＬＯＣＯＳ酸化膜１０３ｂの膜厚と比較して十分に厚くすることが可能となる。そのため、例えば、アライメントマーク１０１形成後に行われる、パッド酸化膜除去や洗浄工程において生じる恐れのあるＬＯＣＯＳ酸化膜１０３の膜ベリをマーク形成領域１０４のＬＯＣＯＳ酸化膜１０３ａにおいて小さく抑えることが可能となる。つまり、マーク形成領域１０４におけるＬＯＣＯＳ酸化膜１０３ａの膜減りの影響を最小限に抑えることで、アライメントマーク１０１のエッジ部における段差を十分確保することが可能となり、結果、エッジ段差からの信号のコントラストが弱くならないため、より精度の高いマーク検出が可能となる。
【００１９】
なお、マーク形成領域における酸化防止膜の段差がウエハ面内の平坦性に影響を与える場合は、マーク検出時に段差を検出できる程度の距離までＬ１を短く設定することも可能である。このような場合、Ｌ１を短く設定することでマーク形成領域における平坦性の悪化を防ぐことが可能となるため、プロセスばらつきによる歩留まりの低下を回避することができる。
ＳＯＩ層１０７の所定の位置にＬＯＣＯＳ酸化膜１０３を形成した後、図２（ｄ）に示すように、ＳＯＩ層１０７およびＬＯＣＯＳ酸化膜１０３の表面にレジスト材を塗布し、マーク形成領域１０４のうち、マーク形成予定領域Ａを含むＳＯＩ基板１００上にこのレジスト材を残すようなパターンを露光する。更に、感光したレジスト材を現像して、マーク形成領域１０４の所定の位置にレジストパターン２０７を形成する。すなわち、マーク形成予定領域Ａに含まれるＬＯＣＯＳ酸化膜１０３ａ上にはレジスト膜が形成され、素子形成領域２０１にはレジスト膜が形成されないレジストパターン２０７をＳＯＩ基板１００上に形成する。
その後、このレジストパターン２０７をマスクとして用い、素子形成領域２０１上に形成された酸化防止膜１０２を除去する。
【００２０】
以上の工程により、マーク形成領域１０４には、ＬＯＣＯＳ酸化膜１０３ａとＳＯＩ層１０７上に残された酸化防止膜１０２とを備えるアライメントマーク１０１が形成される。
マーク形成領域１０４にアライメントマーク１０１が形成された後、図３（ａ）に示すように、アライメントマーク１０１を含むＳＯＩ基板１００表面上にシリコン酸化膜等よりなるゲート絶縁膜３０１、ゲート電極を構成する導電膜３０２、およびシリコン窒化膜３０３を順次形成し、続いて、シリコン窒化膜３０３の表面に、次のフォトリソグラフィー工程において用いられるレジスト膜３０４を平坦に塗布する。
レジスト膜３０４が塗布されたＳＯＩ基板１００は、図示しない露光装置へと搬送され、レジスト膜３０４表面にハロゲン光やレーザ光等が照射される。照射された光は、ＳＯＩ基板１００に形成された各層の境界部分において反射され、また回折される。反射光や回折光は露光装置の光検出部にて検出され、その光の強度に応じた信号が出力される。露光装置では、光検出部で検出されたアライメントマーク１０１の位置に基づいて、ＳＯＩ基板の位置が更に調整される。
【００２１】
図３（ａ）の本実施形態におけるアライメントマーク１０１では、マーク領域１０４に形成されたＬＯＣＯＳ酸化膜１０３ａに加え、ＬＯＣＯＳ酸化膜１０３ａを形成する酸化防止膜１０２によりアライメントマークが構成されている。そのため、酸化防止膜１０２の膜厚分マークエッジ部の段差が大きくなり、結果として、その境界における乱反射が他の部分と比較して大きくなる。すなわち、アライメントマークの位置検出精度が向上する。検出されたアライメントマーク１０１の位置にしたがって、更に、ＳＯＩ基板１００の位置が微調整され、レジスト膜３０４に対する露光処理用のマスクの位置が正確に合わせられる。
図３（ｂ）において、図示しないマスクを介して、レジスト膜３０４の表面に紫外光等の光線を照射し、レジスト膜３０４に対して所定の回路パターンを露光する。更に、レジスト膜３０４を現像し、所定の回路パターンに対応するレジストパターンを形成する現像処理を行う。これにより、例えば、素子形成領域２０１のゲート電極形成位置に、ゲート電極形成用のレジストパターン３０５が形成される。
【００２２】
素子形成領域２０２のＳＯＩ基板１００上にレジストパターン３０５を形成した後、図３（ｃ）に示すように、ゲート電極形成用のレジストパターン３０５をマスクとして用いてエッチングを行い、ゲート電極形成位置以外のシリコン窒化膜３０３、導電膜３０２およびゲート絶縁膜３０１を順次除去する。
この後、レジストパターン３０５を除去して、素子形成領域２０１のアクティブ領域２０７上にゲート電極３０６を形成する。
次に、図３（ｄ）に示すように、アクティブ領域２０７上に形成されたゲート電極３０６をマスクとして、ＳＯＩ層１０７に不純物の注入を行う。これにより、ゲート電極３０６の両側にあるアクティブ領域２０７のＳＯＩ層１０７には不純物拡散層３０７が形成される。
【００２３】
以上の工程により、ＳＯＩ基板１００の素子形成領域２０１には、ゲート電極３０６を備え、不純物拡散層３０７をソースまたはドレインとするＭＯＳトランジスタ３０８が形成される。
更に、ＭＯＳトランジスタ３０８を形成した後、ＳＯＩ基板１００表面に層間絶縁膜３０９、および次層におけるフォトリソグラフィー工程にて用いられるレジスト膜３１０を平坦に塗布する塗布工程を繰り返し行い、各層の回路パターンを順次形成する。これにより、多層構造を有する集積回路がＳＯＩ基板１００上に形成される。
なお、ここで繰り返し行われるフォトリソグラフィー工程においても、本実施形態によれば、エッジ段差が大きい、本実施形態におけるアライメントマーク１０１が用いられることとなるため、ＳＯＩ基板１００上のアライメントマーク１０１が精度よく検出される。この結果、検出されたアライメントマークの位置に従って、ＳＯＩ基板１００の位置が微調整されることとなり、レジスト膜３１０に対する露光処理用のマスクの位置がより正確に合わせられることが可能となる。
【００２４】
以上のように、本実施形態における半導体装置では、図２の製造方法において、マーク領域１０４の所定の位置に形成されたＬＯＣＯＳ酸化膜１０３ａとＳＯＩ層１０７上に残存した酸化防止膜１０２とを備えるアライメントマーク１０１を用いることで、深い凹部、すなわちエッジ段差の大きなアライメントマーク１０１によるフォトリソグラフィー工程のマスク位置合わせを行うことが可能となる。
その結果、高い位置合わせ精度を求められるフォトリソグラフィー工程において、アライメントマークの位置を精度よく検出することができるという効果を得ることができる。
また、図３の製造方法におけるゲート電極の形成工程においても、マーク形成領域１０４には深い凹部がそのまま保たれたアライメントマーク１０１が形成されているため、２層目以降の位置合わせ工程においても精度よく露光装置のマスクの位置合わせを行うことができるという効果も得ることができる。
すなわち、本実施形態のアライメントマークにおいては、これらの構成を有することで、精度良く検出することができるアライメントマークが提供され、結果として、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
【００２５】
加えて、本実施形態におけるアライメントマークの形成方法によれば、素子分離部２０５の形成工程と同じ工程にてアライメントマークの酸化防止膜１０２を形成し、更に、マーク領域１０４の所定の位置に形成された酸化防止膜１０２を残すことで位置合わせ時に使用されるアライメントマーク１０１を形成しているため、素子分離部２０５により規定されるアクティブ領域２０６とアライメントマーク１０１との位置は相対的な関係となっており、アクティブ領域２０６に対してアライメントマーク１０１の位置がずれる恐れがない。
つまり、アクティブ領域２０６に対して高い精度で位置合わせを行う必要のある、例えばゲート電極形成のフォトリソグラフィー工程において、本実施形態におけるアライメントマークを用いるようにすれば、ゲート電極を形成するためのレジストパターン３０５を露光するマスクの位置を、アクティブ領域２０６に対して直接調整することが可能となる。その結果、より少ない合わせマージン対してもマスクの位置合わせを行うことが可能となるため、更に高集積化された半導体装置を実現することが可能となる。
【００２６】
なお、本実施形態においては、アライメントマーク１０１が形成されるマーク形成領域１０４が、例えば、図４（ａ）に示すように、露光装置における１回のショット領域４００内に設けられる素子形成領域と素子領域との間、つまり複数の素子形成領域との間を区画する領域（グリッドライン）４０１に設けられている。このように、素子を形成する素子形成領域２０１に隣接してアライメントマーク１０１を配置するようにすることで、形成する素子の近くにアライメントマークを配置することが可能となるため、素子形成時の各フォトリソグラフィー工程において精度よくアライメントマークを検出することが可能となり、結果として、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
また、本実施形態におけるアライメントマーク１０１は、図４（ｂ）に示すように、隣り合う複数の露光装置のショット領域４００間に配置することも可能である。このような場合、単位ウエハ内に設けられるアライメントマークの数を少なくすることが可能となるため、結果として、マーク形成領域の面積を抑えることが可能となる。
【００２７】
なお、以上に説明した本実施形態では、マーク形成領域１０４に形成された酸化防止膜１０２および酸化防止膜１０２に形成された１つの開口部内に形成されたＬＯＣＯＳ酸化膜１０３ａをアライメントマーク１０１とする場合を例に挙げて説明を行ったが、図５（ａ），（ｂ）に示すように、本実施形態におけるアライメントマークは、マーク形成領域１０４の酸化防止膜１０２に形成された複数の開口部内に形成されるＬＯＣＯＳ酸化膜１０５にて構成することも可能である。特に、図５に示すような同一形状の複数の開口部により形成されたＬＯＣＯＳ酸化膜１０３ａを有するアライメントマーク５０１を位置合わせのマークとして使用するようにすれば、各アライメントマークにおける段差部の平均値をマーク検出に利用することが可能となる。そのため、アライメントマークを形成する際に生じる恐れのあるプロセスばらつきの影響を最小限に抑えることが可能となり、結果として、各フォトリソグラフィー工程における位置合わせの精度を向上させることが可能となる。
【００２８】
また、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）図１におけるアライメントマーク１０１は矩形をしているが、形状については、点状やその他、任意の形状をとり得る。アライメントマークの形状、寸法、個数および位置等について、本実施形態では特に限定していないが、適用する露光装置のマーク検出方法に応じて適宜選択される。
（ｂ）酸化防止膜１０２としてシリコン窒化膜、電極材料としてポリシリコン膜等をそれぞれ例に挙げたが、これらは一例であり、これに限定されるものではない。例えば、本発明の酸化防止膜は、ＬＯＣＯＳ酸化膜１０５形成時、開口部以外の領域の酸化を防止する機能を有する膜であればよく、シリコン酸化膜等も本発明の酸化防止膜として用いることが可能である。
【００２９】
【発明の効果】
以上説明したように、本実施形態における半導体装置では、マーク形成領域１０４の所定の位置に形成された酸化防止膜１０２および、酸化防止膜１０２の開口部内に形成されたＬＯＣＯＳ酸化膜１０３ａを備えるアライメントマーク１０１を用いることで、深い凹部、すなわちエッジ段差の大きなアライメントマーク１０１によりフォトリソグラフィー工程のマスク位置合わせを行うことが可能となる。その結果、精度よくアライメントマークの位置を検出することができるようになり、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
【図面の簡単な説明】
【図１】本発明における第１実施形態のアライメントマーク構造を示す平面図および断面図である。
【図２】本発明における半導体装置の製造方法における各工程断面図（その１）である。
【図３】本発明における半導体装置の製造方法における各工程断面図（その２）である。
【図４】本発明におけるアライメントマークを説明する平面図（その１）である。
【図５】本発明におけるアライメントマークを説明する平面図（その２）である。
【符号の説明】
１００ ＳＯＩ基板
１０１ アライメントマーク
１０２ 酸化防止膜
１０３ ＬＯＣＯＳ酸化膜
１０４ マーク形成領域
１０５ 基板
１０６ 絶縁層
１０７ ＳＯＩ層
【発明の属する技術分野】
本発明は、特に支持基板上に絶縁膜を介して設けられた半導体膜上に半導体素子を形成するＳＯＩ構造を有する半導体装置において、必要となるアライメントマークの形成方法およびそれを用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路の製造技術の１つとして、ホトリソグラフィー技術がある。これは、半導体基板上に被加工層を形成した後、感光性のホトレジスト膜を形成するものである。被加工層上に形成されたホトレジスト膜は、所望のパターンを有するホトマスクを介して選択的に露光され、現像処理の後、ホトレジストのパターンを形成する。このパターニングされたホトレジスト膜をエッチングのマスクとして被加工層のエッチングを行う。これらの工程を繰り返して行うことにより積層構造を有する半導体装置の集積回路が形成される。
【０００３】
このようなホトリソグラフィー技術では、被加工層のパターニング工程において、下層の構成部分との整合性を図るために下層に形成された整合用マークを基準としてホトマスクの位置合わせを行っている。このような整合用マークは、アライメントマークと称されており、半導体基板がシリコン半導体基板からなる場合、例えば、半導体基板上の回路素子が形成される活性領域を区画する素子分離部を形成するためのＬＯＣＯＳ法を利用して、回路素子および素子分離部が形成される素子形成領域以外の領域に形成されている。
【０００４】
従来のＳＯＩ構造の半導体基板（ＳＯＩ基板）を用いた半導体装置の製造工程においても、素子形成領域以外の領域であるマーク形成領域には、前記ＬＯＣＯＳ法を利用したアライメントマークが設けられている。このアライメントマークは、ＬＯＣＯＳ法を用いて形成されたフィールド酸化膜と同等の透過性を有するシリコン酸化膜部分と、該シリコン酸化膜部分により区画されたシリコン部分とを有し、該シリコン部分と該シリコン部分を取り囲む前記シリコン酸化膜部分との境に形成される段差部をアライメントマークとして光学的に観察することにより、ホトマスクの位置合わせを行っている。
【０００５】
近年の集積回路の高性能化（高集積化、高機能化、低電源電圧化等）に伴い、シリコン半導体層厚、すなわちシリコン半導体層の膜厚は次第に薄くなってきている。このため、ＬＯＣＯＳ法を用いたアライメントマークでは、マーク境界部の段差が小さくなり、アライメントマークの検出誤差が大きくなるといった問題が生じていた。
上記のような問題点を改善するための方法として、例えば、下記の特許文献１に示されるようなアライメントマークの形成方法がある。
【０００６】
【特許文献１】
特開２００２−３５３１２０号公報
【０００７】
以下、上記公報に記載された従来技術を説明する。
上記公報に記載されたアライメントマークの形成技術では、まず、ＬＯＣＯＳ法により素子形成領域のシリコン半導体層に素子分離部を形成するとともに、マーク形成領域におけるシリコン半導体層の所定の位置にはアライメントマークに対応した形状の酸化膜を形成する。その後、素子形成領域のシリコン半導体層と素子分離部の表面にエッチング用のレジストを形成し、マーク形成領域に形成された酸化膜とその下の絶縁膜層を除去することで、絶縁膜層と半導体層の総厚に相当する深さを有するアライメントマークが得られる。
【０００８】
【発明が解決しようとする課題】
しかしながら、マーク形成領域に形成された酸化膜とその下のシリコン酸化膜を除去することにて形成される従来のアライメントマークの形成方法においては、アライメントマーク形成時、マーク形成領域におけるシリコン半導体層がエッチング用のレジストより露出するため、酸化膜および絶縁膜層の除去の際にマーク形成領域におけるシリコン半導体層がエッチングされてしまうといった問題があった。すなわち、シリコン半導体層下の絶縁膜層についてもマーク形成時にエッチングされてしまうこととなるため、マークエッジ部の角度が緩くなり、その結果、アライメントマークのエッジ段差からの信号のコントラストが弱くなって精度の高いアライメントマークの検出が困難となるといった課題が生じていた。
【０００９】
本発明は、上記のような問題点を解決するために成されたものであり、より薄膜化された半導体層を有するＳＯＩ構造の半導体装置の製造工程において、精度良く検出することができるアライメントマークの形成方法を提供することを目的とする。さらに、それを用いた半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るアライメントマークの形成方法は、支持基板と、支持基板上に形成された絶縁層と、絶縁層上に形成されるとともに、素子形成領域とマーク形成領域とが備えられたシリコン層とから構成されるＳＯＩ基板を準備する工程と、素子形成領域およびマーク形成領域におけるシリコン層上に前記素子形成領域におけるシリコン層の一部と前記マーク形成領域におけるシリコン層の一部とを露出する酸化防止膜を形成する工程と、酸化防止膜より露出したシリコン層を酸化する工程と、シリコン層を酸化する工程の後、前記素子形成領域におけるシリコン層上に形成された酸化防止膜を除去し前記マーク形成領域におけるシリコン層上に形成された酸化防止膜を残すことにより、前記マーク形成領域のシリコン層に形成されたシリコン酸化膜と前記マーク形成領域のシリコン層上に形成された前記酸化防止膜とから構成されるアライメントマークをマーク形成領域に形成する工程とから構成されるものである。
【００１１】
また、本発明に係る半導体記憶装置の製造方法は、支持基板と、支持基板上に形成された絶縁層と、絶縁層上に形成されるとともに、素子形成領域とマーク形成領域とが備えられたシリコン層とから構成されるＳＯＩ基板を準備する工程と、素子形成領域およびマーク形成領域におけるシリコン層上に前記素子形成領域におけるシリコン層の一部と前記マーク形成領域におけるシリコン層の一部とを露出する酸化防止膜を形成する工程と、酸化防止膜より露出したシリコン層を酸化する工程と、シリコン層を酸化する工程の後、前記素子形成領域におけるシリコン層上に形成された酸化防止膜を除去し前記マーク形成領域におけるシリコン層上に形成された酸化防止膜を残すことにより、前記マーク形成領域のシリコン層に形成されたシリコン酸化膜と前記マーク形成領域のシリコン層上に形成された前記酸化防止膜とから構成されるアライメントマークをマーク形成領域に形成する工程と、アライメントマークを形成した後、シリコン層上にゲート電極材料膜を形成する工程と、ゲート電極材料膜上にレジスト膜を形成し、アライメントマークを基準として、素子形成領域上のレジスト膜に回路パターンを露光する工程と、前記アライメントマークを形成した後、前記シリコン層上にゲート電極材料膜を形成する工程と、前記ゲート電極材料膜上にレジスト膜を形成し、前記アライメントマークを基準として、前記素子形成領域上の前記レジスト膜に回路パターンを露光する工程とから構成されるものである。
これらの構成により、精度良く検出することができるアライメントマークが提供され、結果として、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
【００１２】
【発明の実施の形態】
図１（ａ），（ｂ）は、本発明に係るアライメントマーク構造を説明するための図面であり、図１（ａ）は本発明にて形成されるアライメントマークの平面図、図１（ｂ）は図１（ａ）中の直線Ａ−Ａにおける断面を示す断面図である。
本発明におけるアライメントマーク１０１は、図１（ａ）に示すように、例えば、基板１００のマーク形成領域１０４に形成された、酸化防止膜１０２であるシリコン窒化膜と、酸化防止膜１０２より露出した位置に形成されたＬＯＣＯＳ酸化膜１０３とから構成されている。
本実施形態においては、図１（ｂ）に示すように、半導体素子を形成する基板として、シリコン基板１０５と、その基板１０５上に形成されたシリコン酸化膜（ＳｉＯ2）からなる絶縁層１０６、および絶縁層１０６を介して該基板１０５上に形成されたＳＯＩ層１０７とを備えるＳＯＩ基板１００を用いている。このように、ＳＯＩ基板１００を半導体素子形成用の基板として用いることで、従来のバルク半導体基板上に半導体素子を形成する半導体集積回路と比較して、表面に形成される半導体集積回路の接合容量の低減、素子間分離耐圧の向上等、様々な効果を得ることが可能となっている。
【００１３】
さらに、本実施形態において、ＳＯＩ基板１００を構成するＳＯＩ層１０７の膜厚は約５０ｎｍ程度であり、ＳＯＩ層１０７上に形成されたシリコン窒化膜からなる酸化防止膜１０２、およびＬＯＣＯＳ酸化膜１０３の膜厚は、それぞれ約１００ｎｍ、６０ｎｍ程度である。以下、本実施形態においては、アライメントマーク１０１を構成する酸化防止膜１０２として、約１００ｎｍ程度の膜厚を有するシリコン窒化膜を例に挙げて説明を行うが、アライメントマーク１０１を構成する酸化防止膜１０２の膜厚はこれに限られるものではなく、本実施形態におけるアライメントマークの形成方法において、膜厚が約３０ｎｍ以上のシリコン窒化膜であれば酸化防止膜１０２として用いることが可能である。
本実施形態によれば、約３０ｎｍ程度の膜厚を有する酸化防止膜１０２と酸化防止膜１０２の開口部に形成されたＬＯＣＯＳ酸化膜１０３にてフォトリソグラフィー工程におけるアライメントマークを構成することができるようになるため、マーク形成領域１０４における平坦性を損なうこと無く、十分な精度のマーク検出が可能となる。
【００１４】
フォトリソグラフィー工程では、例えば、基板表面に形成された所望の材料の上にレジスト膜（感光性高分子材料）を塗布する塗布処理と、ガラス板等にクロム等の遮光性のパターンが形成されたマスクを用いてレジスト膜の表面に紫外光等を照射し、レジスト膜の表面に所定の回路パターンを露光する露光処理と、露光したレジスト膜を現像して所定の回路パターンを転写したレジストパターンを形成する現像処理とが行われる。
この露光処理では、各層の回路パターンを所定の位置に精度よく露光することが不可欠であり、このため、第１層目のフォトリソグラフィー工程において、基板上に位置合わせ用のアライメントマークが形成される。
なお、最適なアライメントマーク１０１を構成する酸化防止膜１０２の膜厚は、ＳＯＩ基板のＳＯＩ層膜厚、酸化防止膜１０２における開口部のサイズ、使用されるアライメント方法等により適宜決定されることが望ましい。
【００１５】
また、本実施形態のアライメントマーク１０１は、上面形状が直交する長辺と短辺とから構成される長方形形状となっている。アライメントマークの上面形状をこのような形状とすることで、マーク検出および解析するプログラムを単純にすることが可能となり、結果として、マーク検出時間を短縮することが可能となる。
以下、ＳＯＩ基板１００の素子形成領域に半導体素子としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成する例を用いて、本発明に係るアライメントマークの形成方法およびそれを用いた半導体装置の製造方法を説明する。
図２（ａ）〜（ｅ）及び図３（ａ）〜（ｄ）は、それぞれ本実施形態における半導体装置の製造方法（その１およびその２）を示す工程断面図である。図２および図３にて示す例では、各図に示されたＳＯＩ基板１００の左半には、アライメントマークが形成されるマーク形成領域１０４が示され、右半には、トランジスタ等の半導体素子が形成される素子形成領域２０１が示されている。
素子形成領域２０１は、回路素子が形成されたＳＯＩ層１０７上に複数の絶縁層を多層に重ね合わせ、層間を接続して所定の回路を三次元的に実現した領域である。各層は、その層の所望の材料をＳＯＩ基板１００表面上に形成する成膜工程、その層の上に所望の回路パターンに対応するレジスト膜を転写形成するフォトリソグラフィー工程、および、このパターン化されたレジスト膜をマスクとしてＳＯＩ基板１００表面上に形成された被加工層の不要部分を除去するエッチング工程等によって順次形成される。
【００１６】
まず、図２（ａ）に示す工程において、基板１０５および絶縁層１０６、ＳＯＩ層１０７を備えるＳＯＩ基板１００を準備し、マーク形成領域１０４および素子形成領域２０１を含むＳＯＩ層１０７上にパッド酸化膜２０２、シリコン窒化膜２０３を順次形成する。
その後、図２（ｂ）に示す工程において、マーク形成領域１０４および素子形成領域２０１のシリコン窒化膜２０３上にレジスト膜を形成し、公知のフォトリソグラフィー技術を用いて、マーク形成予定領域Ａおよび素子分離部形成予定領域Ｂを開口するレジストパターン２０４を形成する。
次に、図２（ｃ）に示すように、シリコン窒化膜２０３上に形成されたレジストパターン２０４をマスクとして用いてシリコン窒化膜２０３のエッチングを行う。これにより、ＳＯＩ層１０５の所定の位置には、パターン化されたシリコン窒化膜より構成されたＬＯＣＯＳ酸化膜形成用の酸化防止膜１０２が形成される。
【００１７】
この酸化防止膜１０２を用いて、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）プロセスによりＳＯＩ層１０７を局所的に酸化し、シリコン酸化膜よりなるＬＯＣＯＳ酸化膜１０３を形成する。ＳＯＩ層１０７内に形成されたＬＯＣＯＳ酸化膜１０３はそれぞれ、アライメントマーク１０１、素子分離部２０５を構成する。素子分離部２０５により囲まれた領域は、後の工程にて、例えば、ＭＯＳトランジスタ等の半導体素子が形成されるアクティブ領域２０６となる。
このＬＯＣＯＳ酸化膜形成工程において、マーク形成領域１０４には、アライメントマーク１０１に対応した形状のＬＯＣＯＳ酸化膜１０３ａが形成されると共に、素子形成領域２０１には、回路パターンに対応した所定のパターン（素子分離部２０５）のＬＯＣＯＳ酸化膜１０３ｂが形成される。
【００１８】
本実施の形態では、マーク形成領域１０４に形成された酸化防止膜１０２より露出したＳＯＩ層１０７の幅、つまりマスク開口部の断面方向の距離Ｌ１は、素子形成領域２０１に形成された酸化防止膜１０２より露出したＳＯＩ層１０７の幅の距離Ｌ２よりも長いことが望ましい。
酸化防止膜１０２の開口部の幅を、上記のような関係（Ｌ１＞Ｌ２）とすることで、マーク形成領域１０４に形成されるＬＯＣＯＳ酸化膜１０３ａの膜厚を素子分離部２０５に形成されるＬＯＣＯＳ酸化膜１０３ｂの膜厚と比較して十分に厚くすることが可能となる。そのため、例えば、アライメントマーク１０１形成後に行われる、パッド酸化膜除去や洗浄工程において生じる恐れのあるＬＯＣＯＳ酸化膜１０３の膜ベリをマーク形成領域１０４のＬＯＣＯＳ酸化膜１０３ａにおいて小さく抑えることが可能となる。つまり、マーク形成領域１０４におけるＬＯＣＯＳ酸化膜１０３ａの膜減りの影響を最小限に抑えることで、アライメントマーク１０１のエッジ部における段差を十分確保することが可能となり、結果、エッジ段差からの信号のコントラストが弱くならないため、より精度の高いマーク検出が可能となる。
【００１９】
なお、マーク形成領域における酸化防止膜の段差がウエハ面内の平坦性に影響を与える場合は、マーク検出時に段差を検出できる程度の距離までＬ１を短く設定することも可能である。このような場合、Ｌ１を短く設定することでマーク形成領域における平坦性の悪化を防ぐことが可能となるため、プロセスばらつきによる歩留まりの低下を回避することができる。
ＳＯＩ層１０７の所定の位置にＬＯＣＯＳ酸化膜１０３を形成した後、図２（ｄ）に示すように、ＳＯＩ層１０７およびＬＯＣＯＳ酸化膜１０３の表面にレジスト材を塗布し、マーク形成領域１０４のうち、マーク形成予定領域Ａを含むＳＯＩ基板１００上にこのレジスト材を残すようなパターンを露光する。更に、感光したレジスト材を現像して、マーク形成領域１０４の所定の位置にレジストパターン２０７を形成する。すなわち、マーク形成予定領域Ａに含まれるＬＯＣＯＳ酸化膜１０３ａ上にはレジスト膜が形成され、素子形成領域２０１にはレジスト膜が形成されないレジストパターン２０７をＳＯＩ基板１００上に形成する。
その後、このレジストパターン２０７をマスクとして用い、素子形成領域２０１上に形成された酸化防止膜１０２を除去する。
【００２０】
以上の工程により、マーク形成領域１０４には、ＬＯＣＯＳ酸化膜１０３ａとＳＯＩ層１０７上に残された酸化防止膜１０２とを備えるアライメントマーク１０１が形成される。
マーク形成領域１０４にアライメントマーク１０１が形成された後、図３（ａ）に示すように、アライメントマーク１０１を含むＳＯＩ基板１００表面上にシリコン酸化膜等よりなるゲート絶縁膜３０１、ゲート電極を構成する導電膜３０２、およびシリコン窒化膜３０３を順次形成し、続いて、シリコン窒化膜３０３の表面に、次のフォトリソグラフィー工程において用いられるレジスト膜３０４を平坦に塗布する。
レジスト膜３０４が塗布されたＳＯＩ基板１００は、図示しない露光装置へと搬送され、レジスト膜３０４表面にハロゲン光やレーザ光等が照射される。照射された光は、ＳＯＩ基板１００に形成された各層の境界部分において反射され、また回折される。反射光や回折光は露光装置の光検出部にて検出され、その光の強度に応じた信号が出力される。露光装置では、光検出部で検出されたアライメントマーク１０１の位置に基づいて、ＳＯＩ基板の位置が更に調整される。
【００２１】
図３（ａ）の本実施形態におけるアライメントマーク１０１では、マーク領域１０４に形成されたＬＯＣＯＳ酸化膜１０３ａに加え、ＬＯＣＯＳ酸化膜１０３ａを形成する酸化防止膜１０２によりアライメントマークが構成されている。そのため、酸化防止膜１０２の膜厚分マークエッジ部の段差が大きくなり、結果として、その境界における乱反射が他の部分と比較して大きくなる。すなわち、アライメントマークの位置検出精度が向上する。検出されたアライメントマーク１０１の位置にしたがって、更に、ＳＯＩ基板１００の位置が微調整され、レジスト膜３０４に対する露光処理用のマスクの位置が正確に合わせられる。
図３（ｂ）において、図示しないマスクを介して、レジスト膜３０４の表面に紫外光等の光線を照射し、レジスト膜３０４に対して所定の回路パターンを露光する。更に、レジスト膜３０４を現像し、所定の回路パターンに対応するレジストパターンを形成する現像処理を行う。これにより、例えば、素子形成領域２０１のゲート電極形成位置に、ゲート電極形成用のレジストパターン３０５が形成される。
【００２２】
素子形成領域２０２のＳＯＩ基板１００上にレジストパターン３０５を形成した後、図３（ｃ）に示すように、ゲート電極形成用のレジストパターン３０５をマスクとして用いてエッチングを行い、ゲート電極形成位置以外のシリコン窒化膜３０３、導電膜３０２およびゲート絶縁膜３０１を順次除去する。
この後、レジストパターン３０５を除去して、素子形成領域２０１のアクティブ領域２０７上にゲート電極３０６を形成する。
次に、図３（ｄ）に示すように、アクティブ領域２０７上に形成されたゲート電極３０６をマスクとして、ＳＯＩ層１０７に不純物の注入を行う。これにより、ゲート電極３０６の両側にあるアクティブ領域２０７のＳＯＩ層１０７には不純物拡散層３０７が形成される。
【００２３】
以上の工程により、ＳＯＩ基板１００の素子形成領域２０１には、ゲート電極３０６を備え、不純物拡散層３０７をソースまたはドレインとするＭＯＳトランジスタ３０８が形成される。
更に、ＭＯＳトランジスタ３０８を形成した後、ＳＯＩ基板１００表面に層間絶縁膜３０９、および次層におけるフォトリソグラフィー工程にて用いられるレジスト膜３１０を平坦に塗布する塗布工程を繰り返し行い、各層の回路パターンを順次形成する。これにより、多層構造を有する集積回路がＳＯＩ基板１００上に形成される。
なお、ここで繰り返し行われるフォトリソグラフィー工程においても、本実施形態によれば、エッジ段差が大きい、本実施形態におけるアライメントマーク１０１が用いられることとなるため、ＳＯＩ基板１００上のアライメントマーク１０１が精度よく検出される。この結果、検出されたアライメントマークの位置に従って、ＳＯＩ基板１００の位置が微調整されることとなり、レジスト膜３１０に対する露光処理用のマスクの位置がより正確に合わせられることが可能となる。
【００２４】
以上のように、本実施形態における半導体装置では、図２の製造方法において、マーク領域１０４の所定の位置に形成されたＬＯＣＯＳ酸化膜１０３ａとＳＯＩ層１０７上に残存した酸化防止膜１０２とを備えるアライメントマーク１０１を用いることで、深い凹部、すなわちエッジ段差の大きなアライメントマーク１０１によるフォトリソグラフィー工程のマスク位置合わせを行うことが可能となる。
その結果、高い位置合わせ精度を求められるフォトリソグラフィー工程において、アライメントマークの位置を精度よく検出することができるという効果を得ることができる。
また、図３の製造方法におけるゲート電極の形成工程においても、マーク形成領域１０４には深い凹部がそのまま保たれたアライメントマーク１０１が形成されているため、２層目以降の位置合わせ工程においても精度よく露光装置のマスクの位置合わせを行うことができるという効果も得ることができる。
すなわち、本実施形態のアライメントマークにおいては、これらの構成を有することで、精度良く検出することができるアライメントマークが提供され、結果として、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
【００２５】
加えて、本実施形態におけるアライメントマークの形成方法によれば、素子分離部２０５の形成工程と同じ工程にてアライメントマークの酸化防止膜１０２を形成し、更に、マーク領域１０４の所定の位置に形成された酸化防止膜１０２を残すことで位置合わせ時に使用されるアライメントマーク１０１を形成しているため、素子分離部２０５により規定されるアクティブ領域２０６とアライメントマーク１０１との位置は相対的な関係となっており、アクティブ領域２０６に対してアライメントマーク１０１の位置がずれる恐れがない。
つまり、アクティブ領域２０６に対して高い精度で位置合わせを行う必要のある、例えばゲート電極形成のフォトリソグラフィー工程において、本実施形態におけるアライメントマークを用いるようにすれば、ゲート電極を形成するためのレジストパターン３０５を露光するマスクの位置を、アクティブ領域２０６に対して直接調整することが可能となる。その結果、より少ない合わせマージン対してもマスクの位置合わせを行うことが可能となるため、更に高集積化された半導体装置を実現することが可能となる。
【００２６】
なお、本実施形態においては、アライメントマーク１０１が形成されるマーク形成領域１０４が、例えば、図４（ａ）に示すように、露光装置における１回のショット領域４００内に設けられる素子形成領域と素子領域との間、つまり複数の素子形成領域との間を区画する領域（グリッドライン）４０１に設けられている。このように、素子を形成する素子形成領域２０１に隣接してアライメントマーク１０１を配置するようにすることで、形成する素子の近くにアライメントマークを配置することが可能となるため、素子形成時の各フォトリソグラフィー工程において精度よくアライメントマークを検出することが可能となり、結果として、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
また、本実施形態におけるアライメントマーク１０１は、図４（ｂ）に示すように、隣り合う複数の露光装置のショット領域４００間に配置することも可能である。このような場合、単位ウエハ内に設けられるアライメントマークの数を少なくすることが可能となるため、結果として、マーク形成領域の面積を抑えることが可能となる。
【００２７】
なお、以上に説明した本実施形態では、マーク形成領域１０４に形成された酸化防止膜１０２および酸化防止膜１０２に形成された１つの開口部内に形成されたＬＯＣＯＳ酸化膜１０３ａをアライメントマーク１０１とする場合を例に挙げて説明を行ったが、図５（ａ），（ｂ）に示すように、本実施形態におけるアライメントマークは、マーク形成領域１０４の酸化防止膜１０２に形成された複数の開口部内に形成されるＬＯＣＯＳ酸化膜１０５にて構成することも可能である。特に、図５に示すような同一形状の複数の開口部により形成されたＬＯＣＯＳ酸化膜１０３ａを有するアライメントマーク５０１を位置合わせのマークとして使用するようにすれば、各アライメントマークにおける段差部の平均値をマーク検出に利用することが可能となる。そのため、アライメントマークを形成する際に生じる恐れのあるプロセスばらつきの影響を最小限に抑えることが可能となり、結果として、各フォトリソグラフィー工程における位置合わせの精度を向上させることが可能となる。
【００２８】
また、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）図１におけるアライメントマーク１０１は矩形をしているが、形状については、点状やその他、任意の形状をとり得る。アライメントマークの形状、寸法、個数および位置等について、本実施形態では特に限定していないが、適用する露光装置のマーク検出方法に応じて適宜選択される。
（ｂ）酸化防止膜１０２としてシリコン窒化膜、電極材料としてポリシリコン膜等をそれぞれ例に挙げたが、これらは一例であり、これに限定されるものではない。例えば、本発明の酸化防止膜は、ＬＯＣＯＳ酸化膜１０５形成時、開口部以外の領域の酸化を防止する機能を有する膜であればよく、シリコン酸化膜等も本発明の酸化防止膜として用いることが可能である。
【００２９】
【発明の効果】
以上説明したように、本実施形態における半導体装置では、マーク形成領域１０４の所定の位置に形成された酸化防止膜１０２および、酸化防止膜１０２の開口部内に形成されたＬＯＣＯＳ酸化膜１０３ａを備えるアライメントマーク１０１を用いることで、深い凹部、すなわちエッジ段差の大きなアライメントマーク１０１によりフォトリソグラフィー工程のマスク位置合わせを行うことが可能となる。その結果、精度よくアライメントマークの位置を検出することができるようになり、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
【図面の簡単な説明】
【図１】本発明における第１実施形態のアライメントマーク構造を示す平面図および断面図である。
【図２】本発明における半導体装置の製造方法における各工程断面図（その１）である。
【図３】本発明における半導体装置の製造方法における各工程断面図（その２）である。
【図４】本発明におけるアライメントマークを説明する平面図（その１）である。
【図５】本発明におけるアライメントマークを説明する平面図（その２）である。
【符号の説明】
１００ ＳＯＩ基板
１０１ アライメントマーク
１０２ 酸化防止膜
１０３ ＬＯＣＯＳ酸化膜
１０４ マーク形成領域
１０５ 基板
１０６ 絶縁層
１０７ ＳＯＩ層
Claims (8)
- 支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成されるとともに、素子形成領域とマーク形成領域とが備えられたシリコン層とから構成されるＳＯＩ基板を準備する工程と、
前記素子形成領域および前記マーク形成領域におけるシリコン層上に前記素子形成領域におけるシリコン層の一部と前記マーク形成領域におけるシリコン層の一部とを露出する酸化防止膜を形成する工程と、
前記酸化防止膜より露出した前記シリコン層を酸化する工程と、
前記シリコン層を酸化する工程の後、前記素子形成領域におけるシリコン層上に形成された酸化防止膜を除去し前記マーク形成領域におけるシリコン層上に形成された酸化防止膜を残すことにより、前記マーク形成領域のシリコン層に形成されたシリコン酸化膜と前記マーク形成領域のシリコン層上に形成された前記酸化防止膜とから構成されるアライメントマークを前記マーク形成領域に形成する工程と、
を有することを特徴とするアライメントマークの形成方法。 - 請求項１記載のアライメントマークの形成方法において、
前記酸化防止膜は、シリコン窒化膜により形成されることを特徴とするアライメントマークの形成方法。 - 請求項２記載のアライメントマークの形成方法において、
前記酸化防止膜は、略３０ｎｍ以上の膜厚にて形成されることを特徴とするアライメントマークの形成方法。 - 請求項１記載のアライメントマークの形成方法において、
前記マーク形成領域のシリコン層上には、互いに離間した複数の前記アライメントマークが形成されていることを特徴とするアライメントマークの形成方法。 - 請求項４記載のアライメントマークの形成方法において、
前記マーク形成領域のシリコン層上に形成される前記複数のアライメントマークの形状は、略同一形状であることを特徴とするアライメントマークの形成方法。 - 請求項１記載のアライメントマークの形成方法において、前記シリコン層を酸化する工程は、前記素子形成領域のシリコン層に素子分離部を形成する工程を有することを特徴とするアライメントマーク形成方法。
- 請求項１記載のアライメントマークの形成方法において、
前記マーク形成領域は、隣接する前記素子形成領域間に設けられていることを特徴とするアライメントマーク形成方法。 - 支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成されるとともに、素子形成領域とマーク形成領域とが備えられたシリコン層とから構成されるＳＯＩ基板を準備する工程と、
前記素子形成領域および前記マーク形成領域におけるシリコン層上に前記素子形成領域におけるシリコン層の一部と前記マーク形成領域におけるシリコン層の一部とを露出する酸化防止膜を形成する工程と、
前記酸化防止膜より露出した前記シリコン層を酸化する工程と、
前記シリコン層を酸化する工程の後、前記素子形成領域におけるシリコン層上に形成された酸化防止膜を除去し前記マーク形成領域におけるシリコン層上に形成された酸化防止膜を残すことにより、前記素子形成領域のシリコン層上に形成された前記酸化防止膜を除去し、前記マーク形成領域のシリコン層に形成されたシリコン酸化膜と前記マーク形成領域のシリコン層上に形成された前記酸化防止膜とから構成されるアライメントマークを前記マーク形成領域に形成する工程と、
前記アライメントマークを形成した後、前記シリコン層上にゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜上にレジスト膜を形成し、前記アライメントマークを基準として、前記素子形成領域上の前記レジスト膜に回路パターンを露光する工程と、
を有することを特徴とする半導体装置の製造方法。
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