JP3415551B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、フォトリソグラフィに用いる位
置合わせマークを有する半導体装置及びその製造方法に
関する。
製造方法に関し、特に、フォトリソグラフィに用いる位
置合わせマークを有する半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】半導体装置の製造過程では、半導体基板
上に、酸化やスパッタ等によって堆積膜を形成し、この
堆積膜をパターニングして絶縁パターンや配線パターン
等を形成するという工程が繰り返し行われている。この
ようなパターン形成には、縮小投影露光装置（以下、ス
テッパ）が用いられている。このステッパは、実際に形
成しようとするパターンを所定倍に拡大したパターンが
形成されているレチクルを用いて、半導体基板上に塗布
されたレジスト膜を露光する装置である。ステッパを用
いて露光されたレジスト膜を現像してレジストパターン
を形成し、このレジストパターンをエッチング用のマス
クとして、堆積膜を加工し、微細なパターンを形成して
いる。
上に、酸化やスパッタ等によって堆積膜を形成し、この
堆積膜をパターニングして絶縁パターンや配線パターン
等を形成するという工程が繰り返し行われている。この
ようなパターン形成には、縮小投影露光装置（以下、ス
テッパ）が用いられている。このステッパは、実際に形
成しようとするパターンを所定倍に拡大したパターンが
形成されているレチクルを用いて、半導体基板上に塗布
されたレジスト膜を露光する装置である。ステッパを用
いて露光されたレジスト膜を現像してレジストパターン
を形成し、このレジストパターンをエッチング用のマス
クとして、堆積膜を加工し、微細なパターンを形成して
いる。
【０００３】積層して形成される回路パターンの相対位
置を一致させるためには、レジスト膜を露光する際、半
導体基板とレチクルとの相対的な位置合わせを行う必要
がある。そのため、半導体基板には、位置合わせマーク
が形成されており、この位置合わせマークに光を照射し
て、そこから生じる回折光から位置合わせマークの位置
を検出し、位置合わせを行っている。
置を一致させるためには、レジスト膜を露光する際、半
導体基板とレチクルとの相対的な位置合わせを行う必要
がある。そのため、半導体基板には、位置合わせマーク
が形成されており、この位置合わせマークに光を照射し
て、そこから生じる回折光から位置合わせマークの位置
を検出し、位置合わせを行っている。
【０００４】以下に、位置合わせマークの製造方法の一
例として、ＤＲＡＭの位置合わせマークの製造方法につ
いて図６〜図８を用いて説明する。
例として、ＤＲＡＭの位置合わせマークの製造方法につ
いて図６〜図８を用いて説明する。
【０００５】まず、図６に示すように、Ｐ型シリコンか
ら成る半導体基板上の分離領域に、フィールド酸化膜１
０２を形成し、その後、ゲート酸化膜（図示しない）を
形成する。続いて、第１の多結晶シリコン層から成るワ
ード線（第１の下層配線層；図示しない）を形成し、前
記第１の多結晶シリコン層から成るワード線を用いて自
己整合的にフィールド酸化膜１０２で囲まれた素子領域
に、Ｎ−拡散層（スイッチング用ＭＯＳトランジスタの
ソース・ドレイン領域、図示しない）を形成する。
ら成る半導体基板上の分離領域に、フィールド酸化膜１
０２を形成し、その後、ゲート酸化膜（図示しない）を
形成する。続いて、第１の多結晶シリコン層から成るワ
ード線（第１の下層配線層；図示しない）を形成し、前
記第１の多結晶シリコン層から成るワード線を用いて自
己整合的にフィールド酸化膜１０２で囲まれた素子領域
に、Ｎ−拡散層（スイッチング用ＭＯＳトランジスタの
ソース・ドレイン領域、図示しない）を形成する。
【０００６】続いて、半導体基板１０１の全面に、第１
の層間絶縁膜を形成する。続いて、この第１の層間絶縁
膜とゲート酸化膜とに、Ｎ−拡散層に至るコンタクトホ
ール（図示しない）を形成する。
の層間絶縁膜を形成する。続いて、この第１の層間絶縁
膜とゲート酸化膜とに、Ｎ−拡散層に至るコンタクトホ
ール（図示しない）を形成する。
【０００７】続いて、第１の層間絶縁膜上とコンタクト
ホール内とに多結晶シリコンを堆積して、さらに、多結
晶シリコン層をパターニングすることにより、第２の多
結晶シリコン層から成るビット線（第２の下層配線層；
図示しない）と、ビット線とＮ−拡散層とを接続するた
めのプラグ電極（図示しない）とを形成する。
ホール内とに多結晶シリコンを堆積して、さらに、多結
晶シリコン層をパターニングすることにより、第２の多
結晶シリコン層から成るビット線（第２の下層配線層；
図示しない）と、ビット線とＮ−拡散層とを接続するた
めのプラグ電極（図示しない）とを形成する。
【０００８】さらに、半導体基板１０１の全面に、第２
の層間絶縁膜を形成する。
の層間絶縁膜を形成する。
【０００９】この段階で、回路形成領域には、図６に示
すように、ワード線、第１の層間絶縁膜、ビット線、第
２の層間絶縁膜が積層して形成された第１の層間膜１０
３が形成される。第１の層間膜１０３の膜厚は例えば１
０００ｎｍ程度である。
すように、ワード線、第１の層間絶縁膜、ビット線、第
２の層間絶縁膜が積層して形成された第１の層間膜１０
３が形成される。第１の層間膜１０３の膜厚は例えば１
０００ｎｍ程度である。
【００１０】シリコン層や金属層をパターニングする
際、位置合わせマーク形成領域（例えば、スクライブ領
域）には、回路パターンは形成されないため、位置合わ
せマーク形成領域に堆積された導電層は除去される。こ
のため、位置合わせマーク領域では、第１の層間膜１０
３は、第１及び第２の層間絶縁膜のみによって構成され
る。このため、図６に示すように、回路形成領域の第１
の層間膜１０３に比べ、その膜厚は薄い。
際、位置合わせマーク形成領域（例えば、スクライブ領
域）には、回路パターンは形成されないため、位置合わ
せマーク形成領域に堆積された導電層は除去される。こ
のため、位置合わせマーク領域では、第１の層間膜１０
３は、第１及び第２の層間絶縁膜のみによって構成され
る。このため、図６に示すように、回路形成領域の第１
の層間膜１０３に比べ、その膜厚は薄い。
【００１１】次に、図６に示すように、後述する蓄積電
極１０５とＮ−拡散層（図示せず）とを接続するための
コンタクトホール１０４が形成される。続いて、図７に
示すように、回路形成領域に、厚さ５００〜８００ｎｍ
程度の第３の多結晶シリコンから成る蓄積電極１０５が
形成され、その上に容量絶縁膜（図示しない）が形成さ
れ、さらにその上に第４の多結晶シリコンから成るプレ
ート電極１０６が形成される。
極１０５とＮ−拡散層（図示せず）とを接続するための
コンタクトホール１０４が形成される。続いて、図７に
示すように、回路形成領域に、厚さ５００〜８００ｎｍ
程度の第３の多結晶シリコンから成る蓄積電極１０５が
形成され、その上に容量絶縁膜（図示しない）が形成さ
れ、さらにその上に第４の多結晶シリコンから成るプレ
ート電極１０６が形成される。
【００１２】続いて、図７に示すように、半導体基板１
０１の全面に、厚さ５００ｎｍ程度の第３の層間絶縁膜
１０７（ＳｉＯ２膜、ＢＰＳＧ膜等）が形成され、回路
形成領域を平坦化するため、エッチバック及びリフロー
処理（例えば、Ｎ２雰囲気、８５０°Ｃ、１０分）が施
される。
０１の全面に、厚さ５００ｎｍ程度の第３の層間絶縁膜
１０７（ＳｉＯ２膜、ＢＰＳＧ膜等）が形成され、回路
形成領域を平坦化するため、エッチバック及びリフロー
処理（例えば、Ｎ２雰囲気、８５０°Ｃ、１０分）が施
される。
【００１３】その後、半導体基板１０１の全面に、Ｗ
（タングステン）やＡｌ（アルミ）等が堆積され、これ
をパターニングして、図８に示すように、回路形成領域
に上層配線層１０８が形成され、位置合わせマーク形成
領域に位置合わせマーク１０８−ａが形成される。
（タングステン）やＡｌ（アルミ）等が堆積され、これ
をパターニングして、図８に示すように、回路形成領域
に上層配線層１０８が形成され、位置合わせマーク形成
領域に位置合わせマーク１０８−ａが形成される。
【００１４】続いて、図８に示すように、半導体基板１
０１の全面に、厚さ４００ｎｍ程度の第４の層間絶縁膜
１０９（Ｐｌａｓｍａ ＳｉＯ２膜等）が形成され、さ
らにその上にシリカ膜１１０が形成され、回路形成領域
の平坦化が行われる。
０１の全面に、厚さ４００ｎｍ程度の第４の層間絶縁膜
１０９（Ｐｌａｓｍａ ＳｉＯ２膜等）が形成され、さ
らにその上にシリカ膜１１０が形成され、回路形成領域
の平坦化が行われる。
【００１５】このとき、図８に示すように、回路形成領
域と位置合わせマーク形成領域との間には約９００〜１
２００ｎｍ程度の段差が生じているため、位置合わせマ
ーク形成領域に形成されるシリカ膜１１０の膜厚は、回
路形成領域に形成されるシリカ膜１１０より厚い。この
ため、回路形成領域を基準とする平坦化では、位置合わ
せマーク形成領域のシリカ膜１１０を、十分に除去する
ことはできず、図８に示すように、多量のシリカ（シリ
カ膜１１０）が残る。
域と位置合わせマーク形成領域との間には約９００〜１
２００ｎｍ程度の段差が生じているため、位置合わせマ
ーク形成領域に形成されるシリカ膜１１０の膜厚は、回
路形成領域に形成されるシリカ膜１１０より厚い。この
ため、回路形成領域を基準とする平坦化では、位置合わ
せマーク形成領域のシリカ膜１１０を、十分に除去する
ことはできず、図８に示すように、多量のシリカ（シリ
カ膜１１０）が残る。
【００１６】最後に、図８に示すように、半導体基板１
０１の全面に、厚さ４００ｎｍ程度の第５の層間絶縁膜
１１１（Ｐｌａｓｍａ ＳｉＯ２膜等）が形成される。
０１の全面に、厚さ４００ｎｍ程度の第５の層間絶縁膜
１１１（Ｐｌａｓｍａ ＳｉＯ２膜等）が形成される。
【００１７】この第５の層間絶縁膜１１１の上に何らか
の層を形成し、それをパターニングする場合には、この
ようにして形成された位置合わせマーク１０８−ａに光
を照射し、その回折光を検出することによって位置合わ
せを行う。
の層を形成し、それをパターニングする場合には、この
ようにして形成された位置合わせマーク１０８−ａに光
を照射し、その回折光を検出することによって位置合わ
せを行う。
【００１８】
【発明が解決しようとする課題】しかし、図８に示すよ
うに、位置合わせマーク１０８−ａ上に多量のシリカ
（シリカ膜１１０）が残っていると、位置合わせマーク
からの回折光の検出が正確に行われず、位置合わせ精度
は低下してしまう。位置合わせ精度が低下すると、所望
の位置にレジストパターンが形成されず、その結果、配
線等の微細パターンの形成が正確に行われなくなる。
うに、位置合わせマーク１０８−ａ上に多量のシリカ
（シリカ膜１１０）が残っていると、位置合わせマーク
からの回折光の検出が正確に行われず、位置合わせ精度
は低下してしまう。位置合わせ精度が低下すると、所望
の位置にレジストパターンが形成されず、その結果、配
線等の微細パターンの形成が正確に行われなくなる。
【００１９】また、位置合わせマーク１０８−ａ上のシ
リカ膜１１０を除去できるように、半導体基板１０１上
にエッチバックを施すと、回路形成領域はさらにエッチ
ングされ、回路形成領域の平坦性が失われてしまう。
リカ膜１１０を除去できるように、半導体基板１０１上
にエッチバックを施すと、回路形成領域はさらにエッチ
ングされ、回路形成領域の平坦性が失われてしまう。
【００２０】また、上層配線層と位置合わせマークとの
間に生じる段差を低減する方法として、特開平１１−１
２１３２７に、回路形成領域に形成される絶縁膜及び導
電層を位置合わせマーク形成領域に意図的に残す方法が
開示されている。上記方法では、シリカによる上層配線
層間の平坦化は開示されておらず、また示唆されていな
い。さらに、上記方法では、回折光を用いた位置合わせ
マークの検出についても開示されていない。
間に生じる段差を低減する方法として、特開平１１−１
２１３２７に、回路形成領域に形成される絶縁膜及び導
電層を位置合わせマーク形成領域に意図的に残す方法が
開示されている。上記方法では、シリカによる上層配線
層間の平坦化は開示されておらず、また示唆されていな
い。さらに、上記方法では、回折光を用いた位置合わせ
マークの検出についても開示されていない。
【００２１】本発明は、このような事情に鑑みてなされ
たものであり、その目的は、位置合わせ精度の高い半導
体装置の製造方法を提供することである。
たものであり、その目的は、位置合わせ精度の高い半導
体装置の製造方法を提供することである。
【００２２】また、本発明の他の目的は、高平坦性を有
し、かつ、位置合わせが容易な半導体装置の製造方法を
提供することである。
し、かつ、位置合わせが容易な半導体装置の製造方法を
提供することである。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる半導体装置の製造方法
は、半導体回路が形成される回路形成領域と、マスクの
位置合わせに用いられる位置合わせマークが形成される
位置合わせマーク形成領域とを有する半導体基板上に、
絶縁膜の形成と、導電層の形成及びそのパターニングと
を繰り返すことにより、前記回路形成領域に所定の回路
を形成し、前記位置合わせマーク形成領域に位置合わせ
マークを形成する半導体装置の製造方法であって、前記
半導体基板上に、第１の導電層を形成し、前記第１の導
電層をパターニングして、前記回路形成領域に回路パタ
ーンを形成すると共に、該第１の導電層を前記位置合わ
せマーク形成領域に残存させる工程と、前記半導体基板
上に第１の絶縁膜を形成する工程と、を備えて、前記回
路形成領域と前記位置合わせマーク形成領域とを平坦化
する平坦化工程と、前記第１の絶縁膜に第２の導電層を
形成し、前記第２の導電層をパターニングして、前記回
路形成領域に配線パターンを形成すると共に、前記位置
合わせマーク形成領域に位置合わせマークを形成する工
程と、前記配線パターン及び前記位置合わせマーク上に
第２の絶縁膜を形成し、前記第２の絶縁膜をエッチバッ
クして、前記回路形成領域と前記位置合わせマーク形成
領域とを平坦化し、かつ、前記位置合わせマーク上に形
成された第２の絶縁膜を除去する工程と、を備えること
を特徴とする。
め、本発明の第１の観点にかかる半導体装置の製造方法
は、半導体回路が形成される回路形成領域と、マスクの
位置合わせに用いられる位置合わせマークが形成される
位置合わせマーク形成領域とを有する半導体基板上に、
絶縁膜の形成と、導電層の形成及びそのパターニングと
を繰り返すことにより、前記回路形成領域に所定の回路
を形成し、前記位置合わせマーク形成領域に位置合わせ
マークを形成する半導体装置の製造方法であって、前記
半導体基板上に、第１の導電層を形成し、前記第１の導
電層をパターニングして、前記回路形成領域に回路パタ
ーンを形成すると共に、該第１の導電層を前記位置合わ
せマーク形成領域に残存させる工程と、前記半導体基板
上に第１の絶縁膜を形成する工程と、を備えて、前記回
路形成領域と前記位置合わせマーク形成領域とを平坦化
する平坦化工程と、前記第１の絶縁膜に第２の導電層を
形成し、前記第２の導電層をパターニングして、前記回
路形成領域に配線パターンを形成すると共に、前記位置
合わせマーク形成領域に位置合わせマークを形成する工
程と、前記配線パターン及び前記位置合わせマーク上に
第２の絶縁膜を形成し、前記第２の絶縁膜をエッチバッ
クして、前記回路形成領域と前記位置合わせマーク形成
領域とを平坦化し、かつ、前記位置合わせマーク上に形
成された第２の絶縁膜を除去する工程と、を備えること
を特徴とする。
【００２４】上記方法を用いることにより、回路形成領
域と位置合わせマーク形成領域とは実質的に同一の構成
で形成されるため、配線パターンとそれに対応する位置
合わせマークとを同じ高さに形成することができる。し
かも、配線パターン間に生じた隙間を絶縁物を用いて埋
め、回路形成領域を平坦化する際、位置合わせマーク形
成領域に形成された絶縁物は、回路形成領域の平坦化と
共にエッチバックされ、位置合わせマーク上に多量の絶
縁物が残ることはない。よって、回折光を用いて位置合
わせマークの検出を行う際、正確に検出することができ
る。従って、高精度な位置合わせを行うことが可能とな
る。
域と位置合わせマーク形成領域とは実質的に同一の構成
で形成されるため、配線パターンとそれに対応する位置
合わせマークとを同じ高さに形成することができる。し
かも、配線パターン間に生じた隙間を絶縁物を用いて埋
め、回路形成領域を平坦化する際、位置合わせマーク形
成領域に形成された絶縁物は、回路形成領域の平坦化と
共にエッチバックされ、位置合わせマーク上に多量の絶
縁物が残ることはない。よって、回折光を用いて位置合
わせマークの検出を行う際、正確に検出することができ
る。従って、高精度な位置合わせを行うことが可能とな
る。
【００２５】また、上記の製造方法において、前記第２
の絶縁膜はＳＯＧ（spin on glass）層であり、前記Ｓ
ＯＧ層上にパターニング対象層を構成する工程と、前記
パターニング対象層上にレジスト膜を形成する工程と、
前記位置合わせマークを用いてフォトマスクと前記半導
体基板との相対的な位置合わせをする位置合わせ工程
と、前記位置合わせ工程後、前記レジスト膜を露光する
工程と、をさらに備えることを特徴とする。
の絶縁膜はＳＯＧ（spin on glass）層であり、前記Ｓ
ＯＧ層上にパターニング対象層を構成する工程と、前記
パターニング対象層上にレジスト膜を形成する工程と、
前記位置合わせマークを用いてフォトマスクと前記半導
体基板との相対的な位置合わせをする位置合わせ工程
と、前記位置合わせ工程後、前記レジスト膜を露光する
工程と、をさらに備えることを特徴とする。
【００２６】上記方法により、位置合わせマークとそれ
に対応する配線パターンはほぼ同じ高さに形成されるた
め、回路形成領域の平坦性を得ることを目的としたシリ
カ層のエッチバックを施すことにより、位置合わせマー
ク上のシリカ層を十分に除去することができる。よっ
て、シリカ層除去後、レジストパターンを形成する際、
位置合わせマークの検出が正確に行え、精度良く位置合
わせを行うことができる。
に対応する配線パターンはほぼ同じ高さに形成されるた
め、回路形成領域の平坦性を得ることを目的としたシリ
カ層のエッチバックを施すことにより、位置合わせマー
ク上のシリカ層を十分に除去することができる。よっ
て、シリカ層除去後、レジストパターンを形成する際、
位置合わせマークの検出が正確に行え、精度良く位置合
わせを行うことができる。
【００２７】また、本発明の第２の観点にかかる半導体
装置の製造方法は、ＤＲＡＭ（ダイナミックランダムア
クセスメモリ）用のメモリセル素子が形成されるメモリ
セル領域と、マスクの位置合わせに用いられる位置合わ
せマーク形成領域とを有する半導体装置の製造方法であ
って、半導体基板上に第１の導電層を形成し、前記第１
の導電層をパターニングして、前記メモリセル領域にワ
ード線を形成すると共に、前記位置合わせマーク形成領
域に前記第１の導電層を残存させる工程と、前記半導体
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上に第２の導電層を形成し、前記第２の導電層をパ
ターニングして、前記メモリセル領域にビット線を形成
すると共に、前記位置合わせマーク形成領域に前記第２
の導電層を残存させる工程と、前記半導体基板上に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３
の導電層を形成し、前記第３の導電層をパターニングし
て、前記メモリセル領域に蓄積電極を形成すると共に、
前記位置合わせマーク形成領域に前記第３の導電層を残
存させる工程と、前記半導体基板上に容量絶縁膜を形成
する工程と、前記容量絶縁膜上に第４の導電層を形成
し、前記第４の導電層をパターニングして、前記メモリ
セル領域にプレート電極を形成すると共に、前記位置合
わせマーク形成領域に前記第４の導電層を残存させる工
程と、前記半導体基板上に第３の絶縁膜を形成する工程
と、を備えて、前記メモリセル領域と前記位置合わせマ
ーク形成領域とを平坦化する第１平坦化工程と、前記第
３の絶縁膜上に第５の導電層を形成し、前記第５の導電
層をパターニングして、前記メモリセル領域に上層配線
層を形成し、前記位置合わせマーク形成領域に位置合わ
せマークを形成する工程と、前記半導体基板上にシリカ
を塗布し、前記上層配線層の間を前記シリカによって埋
め、前記シリカをエッチバックして、前記メモリセル領
域と前記位置合わせマーク形成領域とを平坦化する第２
平坦化工程と、を備えることを特徴とする。
装置の製造方法は、ＤＲＡＭ（ダイナミックランダムア
クセスメモリ）用のメモリセル素子が形成されるメモリ
セル領域と、マスクの位置合わせに用いられる位置合わ
せマーク形成領域とを有する半導体装置の製造方法であ
って、半導体基板上に第１の導電層を形成し、前記第１
の導電層をパターニングして、前記メモリセル領域にワ
ード線を形成すると共に、前記位置合わせマーク形成領
域に前記第１の導電層を残存させる工程と、前記半導体
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上に第２の導電層を形成し、前記第２の導電層をパ
ターニングして、前記メモリセル領域にビット線を形成
すると共に、前記位置合わせマーク形成領域に前記第２
の導電層を残存させる工程と、前記半導体基板上に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３
の導電層を形成し、前記第３の導電層をパターニングし
て、前記メモリセル領域に蓄積電極を形成すると共に、
前記位置合わせマーク形成領域に前記第３の導電層を残
存させる工程と、前記半導体基板上に容量絶縁膜を形成
する工程と、前記容量絶縁膜上に第４の導電層を形成
し、前記第４の導電層をパターニングして、前記メモリ
セル領域にプレート電極を形成すると共に、前記位置合
わせマーク形成領域に前記第４の導電層を残存させる工
程と、前記半導体基板上に第３の絶縁膜を形成する工程
と、を備えて、前記メモリセル領域と前記位置合わせマ
ーク形成領域とを平坦化する第１平坦化工程と、前記第
３の絶縁膜上に第５の導電層を形成し、前記第５の導電
層をパターニングして、前記メモリセル領域に上層配線
層を形成し、前記位置合わせマーク形成領域に位置合わ
せマークを形成する工程と、前記半導体基板上にシリカ
を塗布し、前記上層配線層の間を前記シリカによって埋
め、前記シリカをエッチバックして、前記メモリセル領
域と前記位置合わせマーク形成領域とを平坦化する第２
平坦化工程と、を備えることを特徴とする。
【００２８】上記方法を用いることにより、メモリセル
領域と位置合わせマーク形成領域とに形成される絶縁膜
及び導電層のトータル膜厚は等しくなるため、上層配線
層とそれに対応する位置合わせマークとをほぼ同じ高さ
に形成することができる。よって、シリカを用いてメモ
リセル領域の平坦化を行う際、位置合わせマーク形成領
域のシリカもエッチバックされ、位置合わせマーク上に
多量のシリカが残ることはない。従って、回折光による
位置合わせマークの検出を精度良く行うことができる。
領域と位置合わせマーク形成領域とに形成される絶縁膜
及び導電層のトータル膜厚は等しくなるため、上層配線
層とそれに対応する位置合わせマークとをほぼ同じ高さ
に形成することができる。よって、シリカを用いてメモ
リセル領域の平坦化を行う際、位置合わせマーク形成領
域のシリカもエッチバックされ、位置合わせマーク上に
多量のシリカが残ることはない。従って、回折光による
位置合わせマークの検出を精度良く行うことができる。
【００２９】また、上記製造方法は、平坦化された前記
メモリセル領域と前記位置合わせマーク形成領域とにパ
ターニング対象層を構成する工程と、前記パターニング
対象層上にレジスト膜を形成する工程と、前記位置合わ
せマークを用いてフォトマスクと前記半導体基板との相
対的な位置合わせを行う位置合わせ工程と、前記位置合
わせ工程後、前記レジスト膜を露光する工程と、をさら
に備えてもよい。
メモリセル領域と前記位置合わせマーク形成領域とにパ
ターニング対象層を構成する工程と、前記パターニング
対象層上にレジスト膜を形成する工程と、前記位置合わ
せマークを用いてフォトマスクと前記半導体基板との相
対的な位置合わせを行う位置合わせ工程と、前記位置合
わせ工程後、前記レジスト膜を露光する工程と、をさら
に備えてもよい。
【００３０】上記方法により、上層配線層とそれに対応
する位置合わせマークとはほぼ同じ高さに形成されるた
め、メモリセル領域及び位置合わせマーク形成領域に形
成されたシリカをエッチバックすることにより、位置合
わせマーク上のシリカを除去することができる。よっ
て、光透過層除去後、レジストパターンを形成する際、
位置合わせマークの検出が正確に行え、精度良く位置合
わせを行うことができる。
する位置合わせマークとはほぼ同じ高さに形成されるた
め、メモリセル領域及び位置合わせマーク形成領域に形
成されたシリカをエッチバックすることにより、位置合
わせマーク上のシリカを除去することができる。よっ
て、光透過層除去後、レジストパターンを形成する際、
位置合わせマークの検出が正確に行え、精度良く位置合
わせを行うことができる。
【００３１】また、本発明の半導体装置の製造方法は、
前記位置合わせマークとして、例えば、回折格子を形成
する。これにより、位置合わせマークに光を照射した場
合、位置合わせマークより回折光が得られ、位置合わせ
マークの位置を正確に検出可能となる。
前記位置合わせマークとして、例えば、回折格子を形成
する。これにより、位置合わせマークに光を照射した場
合、位置合わせマークより回折光が得られ、位置合わせ
マークの位置を正確に検出可能となる。
【００３２】なお、位置合わせマーク形成領域は、例え
ば、ダイシングが行われるスクライブ領域に形成され
る。これにより、半導体基板を有効に利用することがで
きる。
ば、ダイシングが行われるスクライブ領域に形成され
る。これにより、半導体基板を有効に利用することがで
きる。
【００３３】
【発明の実施の形態】以下、本発明をＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）の製造に適用した場合
について図面を参照して説明する。図１は、本実施の形
態における半導体装置の平面図を示し、図２〜４は、製
造過程における本実施の形態の半導体装置の断面図を示
し、図５は、本実施の形態の半導体装置の断面図を示
す。
ミックランダムアクセスメモリ）の製造に適用した場合
について図面を参照して説明する。図１は、本実施の形
態における半導体装置の平面図を示し、図２〜４は、製
造過程における本実施の形態の半導体装置の断面図を示
し、図５は、本実施の形態の半導体装置の断面図を示
す。
【００３４】本実施の形態の半導体装置の位置合わせマ
ークは、図１に示すように、半導体素子が形成される回
路形成領域１の周辺に位置し、ダイシングが行われるス
クライブ領域に設けられた位置合わせマーク形成領域
２，３，４に形成される。図２〜図４に示す位置合わせ
マーク形成領域は、図１に示す位置合わせマーク５が形
成される位置合わせマーク形成領域のＡ−Ａ’における
断面である。
ークは、図１に示すように、半導体素子が形成される回
路形成領域１の周辺に位置し、ダイシングが行われるス
クライブ領域に設けられた位置合わせマーク形成領域
２，３，４に形成される。図２〜図４に示す位置合わせ
マーク形成領域は、図１に示す位置合わせマーク５が形
成される位置合わせマーク形成領域のＡ−Ａ’における
断面である。
【００３５】まず、図２（ａ）に断面で示すように、Ｐ
型シリコンから成る半導体基板２０１上に、ＬＯＣＯＳ
法等により選択的に厚さ４００ｎｍ程度のフィールド酸
化膜２０２を形成し、続いて、半導体基板２０１の全面
に、ゲート酸化膜（極めて薄いため、図示しない）を形
成する。
型シリコンから成る半導体基板２０１上に、ＬＯＣＯＳ
法等により選択的に厚さ４００ｎｍ程度のフィールド酸
化膜２０２を形成し、続いて、半導体基板２０１の全面
に、ゲート酸化膜（極めて薄いため、図示しない）を形
成する。
【００３６】ゲート酸化膜形成後、半導体基板２０１の
全面に厚さ２００ｎｍ程度の第１の多結晶シリコン層１
２を形成する。続いて、回路形成領域にワード線１２ａ
（第１の下層配線）を形成するため、第１の多結晶シリ
コン層１２上にレジスト膜を形成し、このレジスト膜を
露光及び現像して、得られたレジストパターンをマスク
として、第１の多結晶シリコン層１２をエッチング（パ
ターニング）する。このとき、図２（ａ）に示すよう
に、位置合わせマーク形成領域に、第１の多結晶シリコ
ン層１２を意図的に残す。
全面に厚さ２００ｎｍ程度の第１の多結晶シリコン層１
２を形成する。続いて、回路形成領域にワード線１２ａ
（第１の下層配線）を形成するため、第１の多結晶シリ
コン層１２上にレジスト膜を形成し、このレジスト膜を
露光及び現像して、得られたレジストパターンをマスク
として、第１の多結晶シリコン層１２をエッチング（パ
ターニング）する。このとき、図２（ａ）に示すよう
に、位置合わせマーク形成領域に、第１の多結晶シリコ
ン層１２を意図的に残す。
【００３７】次に、第１の多結晶シリコン層１２から成
るワード線を用いて自己整合的に、不純物（例えば、リ
ン等）を半導体基板２０１にイオン注入し、図２（ａ）
に示すように、ソース又はドレインに対応する領域にＮ
−拡散層１１を形成する。
るワード線を用いて自己整合的に、不純物（例えば、リ
ン等）を半導体基板２０１にイオン注入し、図２（ａ）
に示すように、ソース又はドレインに対応する領域にＮ
−拡散層１１を形成する。
【００３８】レジスト膜除去後、図２（ｂ）に示すよう
に、半導体基板２０１の全面に、厚さ３００ｎｍ程度の
第１の層間絶縁膜１３（例えば、ＳｉＯ２膜等）を形成
する。続いて、第１の層間絶縁膜１３に、後工程で形成
するビット線１５ａ（第２の下層配線）とＮ−拡散層１
１を接続するためのコンタクトホール１４を形成する。
に、半導体基板２０１の全面に、厚さ３００ｎｍ程度の
第１の層間絶縁膜１３（例えば、ＳｉＯ２膜等）を形成
する。続いて、第１の層間絶縁膜１３に、後工程で形成
するビット線１５ａ（第２の下層配線）とＮ−拡散層１
１を接続するためのコンタクトホール１４を形成する。
【００３９】続いて、回路形成領域にビット線１５ａを
形成するため、半導体基板２０１の全面に、厚さ２００
ｎｍ程度の第２の多結晶シリコン層１５を、コンタクト
ホール１４を埋めるように形成する。第２の多結晶シリ
コン層１５の上にレジスト膜を形成し、このレジスト膜
を露光・現像してパターニングし、形成されたレジスト
パターンをマスクとして用いて第２の多結晶シリコン層
１５をエッチングする。このとき、ワード線１２ａを形
成した工程と同様に、図２（ｃ）に示すように、意図的
に、位置合わせマーク形成領域に、第２の多結晶シリコ
ン層１５を残す。回路形成領域に形成されたビット線１
５ａは、コンタクトホール１４に堆積したシリコン層
（プラグ）を介してＮ−拡散層１１に接続される。
形成するため、半導体基板２０１の全面に、厚さ２００
ｎｍ程度の第２の多結晶シリコン層１５を、コンタクト
ホール１４を埋めるように形成する。第２の多結晶シリ
コン層１５の上にレジスト膜を形成し、このレジスト膜
を露光・現像してパターニングし、形成されたレジスト
パターンをマスクとして用いて第２の多結晶シリコン層
１５をエッチングする。このとき、ワード線１２ａを形
成した工程と同様に、図２（ｃ）に示すように、意図的
に、位置合わせマーク形成領域に、第２の多結晶シリコ
ン層１５を残す。回路形成領域に形成されたビット線１
５ａは、コンタクトホール１４に堆積したシリコン層
（プラグ）を介してＮ−拡散層１１に接続される。
【００４０】次に、図２（ｄ）に示すように、半導体基
板２０１上の全面に、厚さ３００ｎｍ程度の第２の層間
絶縁膜１６（例えば、ＳｉＯ２膜等）を形成する。
板２０１上の全面に、厚さ３００ｎｍ程度の第２の層間
絶縁膜１６（例えば、ＳｉＯ２膜等）を形成する。
【００４１】以上のようにして、回路形成領域及び位置
合わせマーク形成領域に形成された第１の多結晶シリコ
ン層１２又はワード線１２ａ、第１の層間絶縁膜１３、
第２の多結晶シリコン層１５又はビット線１５ａ、第２
の層間絶縁膜１６をまとめて、図３に示す第１の層間膜
２０３とする。この時点で、第１の層間膜２０３のトー
タル膜厚は、約１０００ｎｍ程度である。
合わせマーク形成領域に形成された第１の多結晶シリコ
ン層１２又はワード線１２ａ、第１の層間絶縁膜１３、
第２の多結晶シリコン層１５又はビット線１５ａ、第２
の層間絶縁膜１６をまとめて、図３に示す第１の層間膜
２０３とする。この時点で、第１の層間膜２０３のトー
タル膜厚は、約１０００ｎｍ程度である。
【００４２】次に、図３に示すように、第１の層間膜２
０３上に後工程で形成する蓄積電極２０５と、Ｎ−拡散
層１１とを接続するためのコンタクトホール２０４を形
成する。
０３上に後工程で形成する蓄積電極２０５と、Ｎ−拡散
層１１とを接続するためのコンタクトホール２０４を形
成する。
【００４３】コンタクトホール２０４の形成後、回路形
成領域に蓄積電極２０５を形成するため、半導体基板２
０１の全面に、厚さ５００〜８００ｎｍ程度の第３の多
結晶シリコン層２０５を形成し、パターニングする。こ
のとき、ワード線１２ａ及びビット線１５ａの形成と同
様に、図４に示すように、意図的に、位置合わせマーク
形成領域に、第３の多結晶シリコン層２０５を残す。
成領域に蓄積電極２０５を形成するため、半導体基板２
０１の全面に、厚さ５００〜８００ｎｍ程度の第３の多
結晶シリコン層２０５を形成し、パターニングする。こ
のとき、ワード線１２ａ及びビット線１５ａの形成と同
様に、図４に示すように、意図的に、位置合わせマーク
形成領域に、第３の多結晶シリコン層２０５を残す。
【００４４】次に、半導体基板２０１の全面に、容量絶
縁膜（きわめて薄いため図示しない）を形成する。
縁膜（きわめて薄いため図示しない）を形成する。
【００４５】続いて、ＤＲＡＭの容量部を完成させるた
め、半導体基板２０１の全面に、厚さ２００ｎｍ程度の
第４の多結晶シリコン層２０６を形成し、該第４の多結
晶シリコン層２０６の上にレジスト膜を形成し、このレ
ジスト膜を露光・現像してレジストパターンを形成す
る。このレジストパターンをマスクとして、第４の多結
晶シリコン層２０６をエッチングすることにより、図４
に示すように、プレート電極２０６を形成する。また、
プレート電極２０６の形成と同時に、図４に示すよう
に、位置合わせマーク形成領域の第４の多結晶シリコン
層２０６を意図的に残す。
め、半導体基板２０１の全面に、厚さ２００ｎｍ程度の
第４の多結晶シリコン層２０６を形成し、該第４の多結
晶シリコン層２０６の上にレジスト膜を形成し、このレ
ジスト膜を露光・現像してレジストパターンを形成す
る。このレジストパターンをマスクとして、第４の多結
晶シリコン層２０６をエッチングすることにより、図４
に示すように、プレート電極２０６を形成する。また、
プレート電極２０６の形成と同時に、図４に示すよう
に、位置合わせマーク形成領域の第４の多結晶シリコン
層２０６を意図的に残す。
【００４６】次に、図４に示すように、半導体基板２０
１の全面に、厚さ５００ｎｍ程度の第３の層間絶縁膜２
０７（例えば、ＳｉＯ２膜、ＢＰＳＧ膜等）を形成す
る。続いて、エッチバック及びリフロー処理（例えば、
Ｎ２雰囲気、８５０°Ｃ、１０分）を施し、第３の層間
絶縁膜２０７を平坦化する。
１の全面に、厚さ５００ｎｍ程度の第３の層間絶縁膜２
０７（例えば、ＳｉＯ２膜、ＢＰＳＧ膜等）を形成す
る。続いて、エッチバック及びリフロー処理（例えば、
Ｎ２雰囲気、８５０°Ｃ、１０分）を施し、第３の層間
絶縁膜２０７を平坦化する。
【００４７】この時点で、半導体基板表面からの膜厚
は、回路形成領域、位置合わせマーク形成領域共に、約
２０００〜２３００ｎｍ程度であり、回路形成領域と位
置合わせマーク形成領域との間には、ほとんど段差は生
じていない。
は、回路形成領域、位置合わせマーク形成領域共に、約
２０００〜２３００ｎｍ程度であり、回路形成領域と位
置合わせマーク形成領域との間には、ほとんど段差は生
じていない。
【００４８】次に、上層配線層２０８及び位置合わせマ
ーク２０８−ａを形成するため、半導体基板２０１上
に、厚さ４００〜５００ｎｍ程度のＷ（タングステン）
又はＡｌ（アルミニウム）等を堆積し、その上にレジス
ト膜を形成し、Ｗ又はＡｌ等をエッチングする。位置合
わせマーク２０８−ａの下層には、上層配線層２０８の
下層に形成されている全ての絶縁膜及び導電層が形成さ
れているため、図５に示すように、位置合わせマーク２
０８−ａは、上層配線層２０８と同じ高さに形成され
る。
ーク２０８−ａを形成するため、半導体基板２０１上
に、厚さ４００〜５００ｎｍ程度のＷ（タングステン）
又はＡｌ（アルミニウム）等を堆積し、その上にレジス
ト膜を形成し、Ｗ又はＡｌ等をエッチングする。位置合
わせマーク２０８−ａの下層には、上層配線層２０８の
下層に形成されている全ての絶縁膜及び導電層が形成さ
れているため、図５に示すように、位置合わせマーク２
０８−ａは、上層配線層２０８と同じ高さに形成され
る。
【００４９】上層配線層２０８及び位置合わせマーク２
０８−ａの形成後、半導体基板２０１の全面に、厚さ４
００ｎｍ程度の第４の層間絶縁膜２０９（例えば、Ｐｌ
ａｓｍａ ＳｉＯ２膜）を形成する。続いて、回路形成
領域を平坦化することを目的として、半導体基板２０１
の全面に、シリカ膜２１０を形成し、エッチバックを行
う。これにより、図５に示すように、第４の層間絶縁膜
２０９で覆われた上層配線層２０８の間がシリカ膜２１
０によって埋められ、回路形成領域は平坦化される。
０８−ａの形成後、半導体基板２０１の全面に、厚さ４
００ｎｍ程度の第４の層間絶縁膜２０９（例えば、Ｐｌ
ａｓｍａ ＳｉＯ２膜）を形成する。続いて、回路形成
領域を平坦化することを目的として、半導体基板２０１
の全面に、シリカ膜２１０を形成し、エッチバックを行
う。これにより、図５に示すように、第４の層間絶縁膜
２０９で覆われた上層配線層２０８の間がシリカ膜２１
０によって埋められ、回路形成領域は平坦化される。
【００５０】一方、位置合わせマーク２０８−ａ上にも
シリカ膜２１０は形成されており、回路形成領域の平坦
化と共に、位置合わせマーク形成領域も平坦化される。
このとき、位置合わせマーク形成領域には、回路形成領
域を構成する全ての絶縁膜及び導電層が形成されている
ため、位置合わせマーク２０８−ａと上層配線層２０８
との間にはほとんど段差が生じていない。よって、位置
合わせマーク形成領域に形成されたシリカ膜２１０の膜
厚は、回路形成領域に形成されたシリカ膜２１０の膜厚
に等しく、回路形成領域及び位置合わせマーク形成領域
の平坦化において、位置合わせマーク２０８−ａ上のシ
リカ膜２１０はほとんど除去される。
シリカ膜２１０は形成されており、回路形成領域の平坦
化と共に、位置合わせマーク形成領域も平坦化される。
このとき、位置合わせマーク形成領域には、回路形成領
域を構成する全ての絶縁膜及び導電層が形成されている
ため、位置合わせマーク２０８−ａと上層配線層２０８
との間にはほとんど段差が生じていない。よって、位置
合わせマーク形成領域に形成されたシリカ膜２１０の膜
厚は、回路形成領域に形成されたシリカ膜２１０の膜厚
に等しく、回路形成領域及び位置合わせマーク形成領域
の平坦化において、位置合わせマーク２０８−ａ上のシ
リカ膜２１０はほとんど除去される。
【００５１】最後に、図５に示すように、半導体基板２
０１の全面に、厚さ４００ｎｍ程度の第５の層間絶縁膜
２１１（例えば、Ｐｌａｓｍａ ＳｉＯ２膜）を形成す
る。第５の層間絶縁膜２１１は、前工程で、シリカ膜２
１０により平坦化された回路形成領域及び位置合わせマ
ーク形成領域に形成されるため、その表面も十分平坦性
がある。
０１の全面に、厚さ４００ｎｍ程度の第５の層間絶縁膜
２１１（例えば、Ｐｌａｓｍａ ＳｉＯ２膜）を形成す
る。第５の層間絶縁膜２１１は、前工程で、シリカ膜２
１０により平坦化された回路形成領域及び位置合わせマ
ーク形成領域に形成されるため、その表面も十分平坦性
がある。
【００５２】次に、後工程で第５の層間絶縁膜２１１上
に形成する導電層（図示しない）と、上層配線層２０８
を接続するためのスルーホールを形成するために、第５
の層間絶縁膜２１１上にフォトレジスト膜（図示しな
い）を形成する。
に形成する導電層（図示しない）と、上層配線層２０８
を接続するためのスルーホールを形成するために、第５
の層間絶縁膜２１１上にフォトレジスト膜（図示しな
い）を形成する。
【００５３】続いて、任意の回路パターンが形成された
レチクルがセットされた縮小投影露光装置（ステッパ）
を用いて、フォトレジスト膜を露光する。この際、位置
合わせマーク（グリッド）２０８−ａにレーザ光を照射
し、その回折光により、レチクルと半導体基板２０１と
の相対的な位置合わせを行う。この際、位置合わせマー
ク２０８−ａ上には、シリカ膜２１０が全く（又はほと
んど）存在しないので、位置合わせからの回折光の検出
を正確に行うことができ、ひいては、位置合わせを正確
に行うことができる。これにより、より微細なパターン
を形成する事も可能となる。
レチクルがセットされた縮小投影露光装置（ステッパ）
を用いて、フォトレジスト膜を露光する。この際、位置
合わせマーク（グリッド）２０８−ａにレーザ光を照射
し、その回折光により、レチクルと半導体基板２０１と
の相対的な位置合わせを行う。この際、位置合わせマー
ク２０８−ａ上には、シリカ膜２１０が全く（又はほと
んど）存在しないので、位置合わせからの回折光の検出
を正確に行うことができ、ひいては、位置合わせを正確
に行うことができる。これにより、より微細なパターン
を形成する事も可能となる。
【００５４】フォトレジスト膜の露光後、これを現像し
てパターンを形成し、このパターンをエッチングマスク
として用いて、第４及び第５の層間絶縁膜を、例えば、
異方性エッチング等を用いてエッチングすることによ
り、上層配線層２０８と第５の層間絶縁膜上の導電層と
を接続するスルーホールが形成される。
てパターンを形成し、このパターンをエッチングマスク
として用いて、第４及び第５の層間絶縁膜を、例えば、
異方性エッチング等を用いてエッチングすることによ
り、上層配線層２０８と第５の層間絶縁膜上の導電層と
を接続するスルーホールが形成される。
【００５５】以上説明したように、位置合わせマーク形
成領域に、回路形成領域を構成する全ての絶縁膜及び導
電層を形成することにより、回路形成領域の上層配線層
２０８と、それに対応する位置合わせマーク２０８−ａ
の高さを等しくすることができる。これにより、回路形
成領域の平坦化プロセスに用いられるシリカ膜２１０が
位置合わせマーク２０８−ａ上に多量に残るということ
はなく、位置合わせマーク２０８−ａからの回折光の検
出を正確に行うことができる。
成領域に、回路形成領域を構成する全ての絶縁膜及び導
電層を形成することにより、回路形成領域の上層配線層
２０８と、それに対応する位置合わせマーク２０８−ａ
の高さを等しくすることができる。これにより、回路形
成領域の平坦化プロセスに用いられるシリカ膜２１０が
位置合わせマーク２０８−ａ上に多量に残るということ
はなく、位置合わせマーク２０８−ａからの回折光の検
出を正確に行うことができる。
【００５６】以上、ＤＲＡＭを例に本願発明の半導体装
置の製造方法を説明したが、この発明は上記実施の形態
に限定されるものではなく、様々な変形及び応用が可能
である。例えば、上記実施の形態では、位置合わせマー
ク２０８−ａをスクライブ領域に形成したが、これに限
定されず、形成される回路に直接影響しない任意の領域
に形成可能である。
置の製造方法を説明したが、この発明は上記実施の形態
に限定されるものではなく、様々な変形及び応用が可能
である。例えば、上記実施の形態では、位置合わせマー
ク２０８−ａをスクライブ領域に形成したが、これに限
定されず、形成される回路に直接影響しない任意の領域
に形成可能である。
【００５７】また上記実施の形態では、半導体装置とし
てＤＲＡＭの例を示したが、この発明は、ＤＲＡＭ以外
の任意の半導体装置、例えば、ＳＲＡＭ、ロジック回
路、の位置合わせマークの形成に適用することが可能で
ある。
てＤＲＡＭの例を示したが、この発明は、ＤＲＡＭ以外
の任意の半導体装置、例えば、ＳＲＡＭ、ロジック回
路、の位置合わせマークの形成に適用することが可能で
ある。
【００５８】また、上記実施の形態で示した、材質や膜
厚は例示であり、任意の材質や膜厚を選択することが可
能である。
厚は例示であり、任意の材質や膜厚を選択することが可
能である。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
位置合わせ精度の高い半導体装置を製造することができ
る。また、高平坦性を有し、かつ、位置合わせが容易な
半導体装置を製造することができる。
位置合わせ精度の高い半導体装置を製造することができ
る。また、高平坦性を有し、かつ、位置合わせが容易な
半導体装置を製造することができる。
【図１】本実施の形態における半導体装置の平面図であ
る。
る。
【図２】本実施の形態における半導体装置の製造過程に
おける断面図である。
おける断面図である。
【図３】本実施の形態における半導体装置の製造過程に
おける断面図である。
おける断面図である。
【図４】本実施の形態における半導体装置の製造過程に
おける断面図である。
おける断面図である。
【図５】本実施の形態における半導体装置の断面図であ
る。
る。
【図６】従来の半導体装置の製造過程における断面図で
ある。
ある。
【図７】従来の半導体装置の製造過程における断面図で
ある。
ある。
【図８】従来の半導体装置の断面図である。
１ 回路形成領域
２，３，４ 位置合わせマーク形成領
域 ５，１０８−ａ，２０８−ａ 位置合わせマーク １１ Ｎ−拡散層 １２ 第１の多結晶シリコン層 １２ａ ワード線 １３ 第１の層間絶縁膜 １４，１０４，２０４ コンタクトホール １５ 第２の多結晶シリコン層 １５ａ ビット線 １６ 第２の層間絶縁膜 １０１，２０１ 半導体基板 １０２，２０２ フィールド酸化膜 １０３，２０３ 第１の層間膜 １０５，２０５ 蓄積電極 １０６，２０６ プレート電極 １０７，２０７ 第３の層間絶縁膜 １０８，２０８ 上層配線層 １０９，２０９ 第４の層間絶縁膜 １１０，２１０ シリカ膜 １１１，２１１ 第５の層間絶縁膜
域 ５，１０８−ａ，２０８−ａ 位置合わせマーク １１ Ｎ−拡散層 １２ 第１の多結晶シリコン層 １２ａ ワード線 １３ 第１の層間絶縁膜 １４，１０４，２０４ コンタクトホール １５ 第２の多結晶シリコン層 １５ａ ビット線 １６ 第２の層間絶縁膜 １０１，２０１ 半導体基板 １０２，２０２ フィールド酸化膜 １０３，２０３ 第１の層間膜 １０５，２０５ 蓄積電極 １０６，２０６ プレート電極 １０７，２０７ 第３の層間絶縁膜 １０８，２０８ 上層配線層 １０９，２０９ 第４の層間絶縁膜 １１０，２１０ シリカ膜 １１１，２１１ 第５の層間絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 27/10 ６２１Ｂ
27/108
(56)参考文献 特開 平11−121327（ＪＰ，Ａ)
特開 平11−233411（ＪＰ，Ａ)
特開 平10−177944（ＪＰ，Ａ)
特開 平９−186221（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/027
G03F 9/00
H01L 21/3205
H01L 21/768
H01L 21/8242
H01L 27/10 481
H01L 27/108
Claims (6)
- 【請求項１】半導体回路が形成される回路形成領域と、
マスクの位置合わせに用いられる位置合わせマークが形
成される位置合わせマーク形成領域とを有する半導体基
板上に、絶縁膜の形成と、導電層の形成及びそのパター
ニングとを繰り返すことにより、前記回路形成領域に所
定の回路を形成し、前記位置合わせマーク形成領域に位
置合わせマークを形成する半導体装置の製造方法であっ
て、 前記半導体基板上に、第１の導電層を形成し、前記第１
の導電層をパターニングして、前記回路形成領域に回路
パターンを形成すると共に、該第１の導電層を前記位置
合わせマーク形成領域に残存させる工程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、を備えて、前記回路形成領域と前記位置合わせマーク形
成領域とを平坦化する平坦化工程と、 前記第１の絶縁膜上に第２の導電層を形成し、前記第２
の導電層をパターニングして、前記回路形成領域に配線
パターンを形成すると共に、前記位置合わせマーク形成
領域に位置合わせマークを形成する工程と、 前記配線パターン及び前記位置合わせマーク上に第２の
絶縁膜を形成し、前記第２の絶縁膜をエッチバックし
て、前記回路形成領域と前記位置合わせマーク形成領域
とを平坦化し、かつ、前記位置合わせマーク上に形成さ
れた第２の絶縁膜を除去する工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記第２の絶縁膜はＳＯＧ（spin on glas
s）層であり、 前記ＳＯＧ層上にパターニング対象層を構成する工程
と、 前記パターニング対象層上にレジスト膜を形成する工程
と、 前記位置合わせマークを用いてフォトマスクと前記半導
体基板との相対的な位置合わせをする位置合わせ工程
と、 前記位置合わせ工程後、前記レジスト膜を露光する工程
と、 を備えることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】ＤＲＡＭ（ダイナミックランダムアクセス
メモリ）用のメモリセル素子が形成されるメモリセル領
域と、マスクの位置合わせに用いられる位置合わせマー
ク形成領域とを有する半導体装置の製造方法であって、 半導体基板上に第１の導電層を形成し、前記第１の導電
層をパターニングして、前記メモリセル領域にワード線
を形成すると共に、前記位置合わせマーク形成領域に前
記第１の導電層を残存させる工程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の導電層を形成し、前記第２
の導電層をパターニングして、前記メモリセル領域にビ
ット線を形成すると共に、前記位置合わせマーク形成領
域に前記第２の導電層を残存させる工程と、 前記半導体基板上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第３の導電層を形成し、前記第３
の導電層をパターニングして、前記メモリセル領域に蓄
積電極を形成すると共に、前記位置合わせマーク形成領
域に前記第３の導電層を残存させる工程と、 前記半導体基板上に容量絶縁膜を形成する工程と、 前記容量絶縁膜上に第４の導電層を形成し、前記第４の
導電層をパターニングして、前記メモリセル領域にプレ
ート電極を形成すると共に、前記位置合わせマーク形成
領域に前記第４の導電層を残存させる工程と、 前記半導体基板上に第３の絶縁膜を形成する工程と、を備えて、前記メモリセル領域と前記位置合わせマーク
形成領域とを平坦化する第１平坦化工程と、 前記第３の絶縁膜上に第５の導電層を形成し、前記第５
の導電層をパターニングして、前記メモリセル領域に上
層配線層を形成し、前記位置合わせマーク形成領域に位
置合わせマークを形成する工程と、 前記半導体基板上にシリカを塗布し、前記上層配線層の
間を前記シリカによって埋め、前記シリカをエッチバッ
クして、前記メモリセル領域と前記位置合わせマーク形
成領域とを平坦化する第２平坦化工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項４】平坦化された前記メモリセル領域と前記位
置合わせマーク形成領域とにパターニング対象層を構成
する工程と、 前記パターニング対象層上にレジスト膜を形成する工程
と、 前記位置合わせマークを用いてフォトマスクと前記半導
体基板との相対的な位置合わせを行う位置合わせ工程
と、 前記位置合わせ工程後、前記レジスト膜を露光する工程
と、 を備えることを特徴とする請求項３に記載の半導体装置
の製造方法。 - 【請求項５】前記位置合わせマークとして、回折格子を
形成する、 ことを特徴とする請求項１乃至４の何れか１項に記載の
半導体装置の製造方法。 - 【請求項６】前記位置合わせマーク形成領域は、ダイシ
ングが行われるスクライブ領域に形成されることを特徴
とする請求項１乃至５の何れか１項に記載の半導体装置
の製造方法。
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