KR20060113279A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 미세하고 깊은 콘택홀을 필요로 하는 금속배선 콘택 공정에서 하드마스크층을 서로 식각선태비차를 가지는 물질로 이중으로 형성하고, 키오픈영역을 일차로 형성하고, 금속배선 콘택홀 식각 공정을 진행하였으므로, 키오픈영역에서의 단차발생을 방지하여 단차에 의한 도포 및 패턴 불량을 방지할 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
금속배선 콘택, 이중 하드마스크층

Description

반도체소자의 제조방법 {Manufacturing method for semiconductor device}
도 1a 내지 도 1f는 종래 기술에 따른 반도체소자의 제조공정도.
도 2는 종래 기술에 따른 반도체소자의 SEM 사진.
도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체기판 12, 32 : 층간절연막
14, 34, 36 : 하드마스크층 16, 20, 38, 40 : 감광막 패턴
22, 42 : 금속배선 콘택홀
본 발명은 반도체소자의 미세 금속배선 콘택 형성방법에 관한 것으로서, 특히 반도체소자의 금속배선 콘택 공정에서 키오픈영역에서의 식각 단차 발생을 방지하여 코팅 불량에 의한 패턴 불량을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인 룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성하여야하므로 더욱 공정마진이 감소되어 소자의 고집적화를 방해한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체소자의 제조공정도로서, 제1금속배선 콘택 형성 공정의 예이다.
먼저, 반도체기판(10)상에 소저의 하부 구조물, 예를들어 소자분리 산화막과 MOSFET, 비트라인 및 캐패시터 등을 형성하고, 상기 구조의 전표면에 층간절연막(12)을 도포하여 평탄화시키고, 상기 층간절연막 상에 식각장벽 역할의 다결정실리콘 재질로된 하드마스크층(14)을 형성한다. (도 1a 참조).
그다음 상기 하드마스크층(14)상에 키오픈영역(Ⅰ)을 정의하기 위한 제1감광막 패턴(16)을 형성하여 상기 하드마스크층(14)에서 키오픈영역(Ⅰ)으로 예정되어 있는 부분을 노출시키고, 셀영역(Ⅱ)은 보호한다. (도 1b 참조).
그후, 상기 제1감광막 패턴(16)에 의해 노출되어 있는 키오픈영역(Ⅰ)의 하드마스크층(14)을 제거하여 층간절연막(12)을 노출시키고, 상기 제1감광막 패턴(16)을 제거한다. (도 1c 참조).
그다음 상기 반도체기판(10)의 셀영역(Ⅱ)에서 금속배선 콘택으로 예정되어 있는 부분의 하드마스크층(14)을 노출시키는 제2감광막 패턴(20)을 형성한다. 이때 상기 키오픈영역(Ⅰ)은 보호된다. (도 1d 참조).
그후, 상기 제2감광막 패턴(20)에 의해 노출되어 있는 하드마스크층(14)을 식각하여 금속배선 콘택으로 예정되어 있는 부분의 층간절연막(12)을 노출시키는 하드마스크층(14) 패턴을 형성하고, 상기 제2감광막 패턴(20)을 제거한다. 이때 상기 키오픈영역(Ⅰ)의 층간절연막(12)도 함께 노출된다. (도 1e 참조).
그다음 상기 하드마스크층(14) 패턴에 의해 노출되어 있는 층간절연막(12)을 제거하여 금속배선 콘택홀(22)을 형성한다. 이때 상기 키오픈영역(Ⅰ)의 층간절연막(12)도 함께 제거되어 단차가 심해진다. (도 1f 참조).
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 금속배선 콘택 공정에서 도 2에 도시되어 있는 바와 같이, 반도체기판의 키오픈영역의 층간절연막 식각에 의해 A 지역과 같은 단차를 방지하여, 단차에 의해 도포 불량 B 지역과 같은 패턴 불량이 발생되어 공정 수율 및 소자 동작의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 미세하고 깊은 콘택홀을 필요로 하는 금속배선 콘택 공정에서 키오픈영역에서의 단차발생을 방지하여 단차에 의한 도포 및 패턴 불량을 방지할 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,
셀영역과 키오픈영역을 구비하고, 소정의 하부 구조물을 가지는 반도체기판상에 층간절연막을 형성하는 공정과,
상기 층간절연막 상에 제1하드마스크층과 제2하드마스크층을 순차적으로 형성하되, 서로 식각선택비차를 가지는 물질로 형성하는 공정과,
상기 키오픈영역의 제2하드마스크층을 선택 식각하여 제1하드마스크층이 노출되도록 키오픈시키는 공정과,
상기 셀영역의 제2 및 제1하드마스크층을 금속배선 콘택 마스크로 식각하여 상기 층간절연막을 노출시키는 공정과,
상기 셀영역의 노출되어 있는 층간절연막을 식각하여 금속배선 콘택홀을 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 제1하드마스크층은 질화막 또는 SiON 재질로 형성하고, 상기 제2하드마스크층은 다결정실리콘 또는 텅스텐 재질로 형성하 는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 셀영역(Ⅱ)과 키오픈영역(Ⅰ)을 구비하는 실리콘 웨이퍼 등의 반도체기판(30)상에 도시되어 있지는 않으나, 소정의 하부 구조물, 예를들어 소자분리 산화막과, 게이트전극, 소오스/드레인영역, 캐패시터 및 비트라인들의 구조물을 형성하고, 상기 구조의 전표면에 층간절연막(32)을 도포하고, 상기 층간절연막(32)의 상부를 화학기계적 연마 등의 방법으로 평탄화시킨 후, 상기 층간절연막(32)상에 식각장벽층이 되는 제1하드마스크층(34)과 제2하드마스크층(36)을 순차적으로 형성한다. 여기서 상기 제1 및 제2하드마스크층(34),(36)은 서로 식각선택비차를 가지며, 제2하드마스크층(36)은 상기 층간절연막(32) 식각시의 식각장벽으로서 다결정실리콘이나 텅스텐 등을 사용하고, 상기 제1하드마스크층(34)은 셀영역(Ⅱ)에서의 콘택 오픈을 위한 일차 식각 공정시 키오픈영역(Ⅰ)의 오픈을 방지하기 위한 것으로서, 층간절연막(32)이 산화막 재질이므로, 질화막이나 SiON등의 재질로 형성한다. (도 3a 참조).
그다음 상기 제2하드마스크층(36)상에 중첩정밀도 측정 마크 등의 키가 형성되는 키오픈영역(Ⅰ)을 정의하기 위한 제1감광막 패턴(38)을 형성하여 상기 제1하드마스크층(36)에서 키오픈영역(Ⅰ)으로 예정되어 있는 부분을 노출시키고, 셀영역(Ⅱ)은 보호한다. (도 3b 참조).
그후, 상기 제1감광막 패턴(38)에 의해 노출되어 있는 키오픈영역(Ⅰ)의 제2하드마스크층(36)을 제거하여 제1하드마스크층(34)을 노출시키고, 상기 제1감광막 패턴(38)을 제거한다. (도 3c 참조).
그다음 상기 반도체기판(30)의 셀영역(Ⅱ)에서 금속배선 콘택으로 예정되어 있는 부분의 제2하드마스크층(14)을 노출시키는 제2감광막 패턴(40)을 상기 구조상에 형성한다. 이때 상기 키오픈영역(Ⅰ)은 보호된다. (도 3d 참조).
그후, 상기 제2감광막 패턴(40)에 의해 노출되어 있는 제2 및 제1하드마스크층(36),(34)을 순차적으로 식각하여 금속배선 콘택으로 예정되어 있는 부분의 층간절연막(32)을 노출시키는 제1 및 제2하드마스크층(34),(36) 패턴을 형성하고, 상기 제2감광막 패턴(40)을 제거한다. 이때 상기 키오픈영역(Ⅰ)에서는 제1하드마스크층(34)이 남아 있어 층간절연막(32)은 노출되지 않으며, 상기 제2감광막 패턴(40)을 제거하지 않고, 후속 식각 공정을 진행할 수도 있다. (도 3e 참조).
그다음 상기 제2하드마스크층(36) 패턴에 의해 노출되어 있는 셀영역(Ⅱ)의 층간절연막(32)을 제거하여 금속배선 콘택홀(42)을 형성한다. 이때 상기 키오픈영역(Ⅰ)에서는 상기 제1하드마스크층(34)이 있어 층간절연막(32)이 식각되지 않는다. (도 3f 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 미세하고 깊은 콘택홀을 필요로 하는 금속배선 콘택 공정에서 하드마스크층을 이중으로 형성하고, 키오픈영역을 일차로 형성하고, 금속배선 콘택홀 식각 공정을 진행하였으므로, 키오픈영역에서의 단차발생을 방지하여 단차에 의한 도포 및 패턴 불량을 방지할 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 셀영역과 키오픈영역을 구비하고, 소정의 하부 구조물을 가지는 반도체기판상에 층간절연막을 형성하는 공정과,
    상기 층간절연막 상에 제1하드마스크층과 제2하드마스크층을 순차적으로 형성하되, 서로 식각선택비차를 가지는 물질로 형성하는 공정과,
    상기 키오픈영역의 제2하드마스크층을 선택 식각하여 제1하드마스크층이 노출되도록 키오픈시키는 공정과,
    상기 셀영역의 제2 및 제1하드마스크층을 금속배선 콘택 마스크로 식각하여 상기 층간절연막을 노출시키는 공정과,
    상기 셀영역의 노출되어 있는 층간절연막을 식각하여 금속배선 콘택홀을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1하드마스크층은 질화막 또는 SiON 재질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 제2하드마스크층은 다결정실리콘 또는 텅스텐 재질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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