KR20060038632A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 종횡비가 크고 미세한 콘택을 필요로 하는 금속배선 콘택을 구비하는 반도체소자에서 비트라인을 홈에 형성하고, 전면에 식각장벽층을 형성한 후, 캐패시터를 형성하고, 평탄화 후에 금속배선 콘택을 형성하였으므로, 비트라인에 의한 단차가 감소되고, 식각장벽층에 의해 금속배선 콘택 형성시의 CD가 증가되어 콘택 오픈 불량이 방지되고, 과 식각에 따른 단락 등이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
비트라인, 금속배선, 콘택홀

Description

반도체소자의 제조방법 {Manufacturing method of semiconductor device}
도 1은 종래 기술에 따른 금속배선이 형성된 반도체소자의 단면도.
도 1a, 및 도 2a는 종래 기술들에 따라 형성된 웨이퍼들의 비트맵.
도 1b 및 도 2b는 도 1a, 및 도 2a의 웨이퍼들의 페일부 단면 SEM 사진도.
도 4는 본 발명에 따른 반도체소자의 레이아웃도.
도 5a 내지 도 5c는 본 발명에 따른 반도체소자의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
1, 3 : 웨이퍼(Bit map) 2, 5 : 다이
4, 6 : 불량 다이 10, 20, 30 : 반도체기판
12, 14, 16, 34, 38, 40, 50 : 층간절연막 18 : 콘택홀
22 : 워드라인 24 : 활성영역
26, 46 : 비트라인 32 : 소자분리 산화막
36 : 랜딩플러그 42 : 전하저장전극용 콘택플러그
44 : 비트라인 홈 52 : 금속배선
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 종횡비(aspect ratio)가 크고 콘택의 임계크기(critical dimension; 이하 CD라 칭함)가 작은 금속배선 콘택 형성 시에 비트라인을 매립형으로 형성하고, 전면에 식각장벽층을 형성하고, 후속공정을 진행하여 금속배선 콘택 형성을 용이하게 하고, 콘택 불량이나, 배선간 단락 등으로 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선 (deep ultra violet; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인 룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 종횡비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성하여야하므로 더욱 공정마진이 감소되어 소자의 고집적화를 방해한다.
도 1은 종래 기술에 따른 반도체소자의 단면도로서, 도시되어 있지는 않으나, 반도체기판(10)상에 소정의 하부 구조물 예를 들어, 소자분리 산화막과 워드라인과 랜딩플러그 및 비트라인 등을 순차적으로 형성하고, 상기 구조의 전표면에 제1층간절연막(12)을 도포한다.
그다음 상기 제1층간절연막(12)상에 평탄화된 표면을 가지는 제2층간절연막(14)을 형성하고, 상기 제2층간절연막(14)의 일부를 사진 식각하여 캐패시터 홈을 형성한 후, 상기 캐패시터 홈내에 실린더 형상의 전하저장전극(도시되지 않음)을 형성하고, 유전막과 플레이트전극으로 이루어진 캐패시터를 형성한다.
그 후 상기 구조의 전표면에 제3층간절연막(16)을 도포하여 패시베이션 시키고, 상기 반도체기판(10)에서 금속배선 콘택으로 예정되어 있는 부분상의 제3 내지 제1층간절연막(16),(14),(12)을 순차적으로 사진식각 방법으로 제거하여 금속배선 콘택홀(18)을 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 소자의 고집적화에 따라 소자 면적이 감소되어 정전용량 확보를 위하여 전하저장전극의 높이가 증가하게 되므로 금속배선 콘택홀을 형성하기 위하여 식각하여야하는 절연막의 두께가 증가되어 고종횡비의 식각을 진향하여야하므로, 콘택 식각 불량이 발생하여 단락이 발생되거나, 전하저장전극 형성 공정시 제2층간절연막과 제3층간절연막의 사이에 식각장벽층이 형성되는데, 이 식각장벽층에 의해 금속배선 콘택홀 식각 공정시 턱이 져서 콘택홀 CD가 작아지고, 이에 따라 금속층 매립 불량이 발생하는 등의 문제점이 있다.
도 1a는 종래 기술의 일실시예에 따른 웨이퍼의 평면도로서, 웨이퍼(1) 상에 다이(2)들을 형성하되, 금속배선 공정을 진행한 후, 검사를 거쳐 불량 다이(4)를 검출한 상태로서, 이러한 불량 다이(4)들은 도 1b에 도시되어 있는 바와 같이, 고 종횡비로 인하여 식각 불량이 발생하여 단선이 발생하는 문제점이 있다.
또한 도 2a는 종래 기술의 다른 실시예에 따른 웨이퍼의 평면도로서, 웨이퍼(3) 상에 다이(5)들을 형성하되, 금속배선 공정을 진행한 후, 검사를 거쳐 불량 다이(6)를 검출한 상태로서, 이러한 불량 다이(6)들은 도 2b에 도시되어 있는 바와 같이, 식각장벽층에 의해 콘택홀에 턱이 생겨 불량 매립되어 공정 수율 및 소자 동작의 신뢰성을 저하시키는 등의 다른 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 미세하고 깊은 콘택홀을 필요로 하는 금속배선 콘택을 가지는 반도체소자에서 비트라인을 다마신 방법으로 형성하여 비트라인에 의한 단차를 방지하고, 비트라인 상에 식각장벽층을 형성하여 캐패시터의 식각장벽층으로 사용되도록 하여 후속 금속배선 콘택홀 식각 공정시 종횡비를 감소시키고, 식각장벽층에 의해 CD가 자아지는 것을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,
소정의 하부 구조물을 가지는 반도체기판상에 랜딩플러그를 구비하는 제1층간절연막을 형성하는 공정과,
상기 랜딩플러그들중 비트라인 콘택으로 예정되어 있는 랜딩플러그들과 접촉되는 비트라인 콘택플러그를 구비하는 제2층간절연막을 제1층간절연막 상에 형성하는 공정과,
상기 랜딩플러그들중 전하저장전극 콘택으로 예정되어 있는 랜딩플러그들과 접촉되는 전하저장전극 콘택플러그를 구비하는 제3층간절연막을 상기 제2층간절연막 상에 형성하는 공정과,
상기 제3층간절연막에서 비트라인이 형성된 부분을 제거하여 비트라인홈을 형성하는 공정과,
상기 비트라인 홈을 메우는 비트라인을 형성하는 공정과,
상기 구조의 전표면에 식각장벽층을 형성하는 공정과,
상기 전하저장전극 콘택플러그와 접촉되는 캐패시터를 형성하는 공정과,
상기 구조의 전표면에 제4층간절연막을 형성하는 공정과,
상기 구조에서 금속배선 콘택으로 예정되어 있는 부분들 상의 층간절연막들을 선택적으로 식각하여 금속배선 콘택홀을 형성하는 공정을 구비하메 있다.
또한 본 발명의 다른 특징은, 상기 비트라인 홈의 측벽에 절연 스페이서를 형성하는 공정을 구비하고, 상기 비트라인을 도전층 도포 및 전면 식각 방법으로 형성하여 완전 매립되도록 형성하거나, 하드마스크층을 이용한 사진식각방법으로 부분 매립되도록 형성하며, 상기 전하저장전극 콘택플러그 형성 전에 콘택홀의 측벽에 절연 스페이서를 형성하는 공정을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체소자의 레이아웃도로서, 비트라인이 형성된 상태까지의 예이며, 반도체기판(20)상에 직사각 형상의 활성영역(24)들이 매트릭스 형태로 배치되어 있으며, 상기 활성영역(24)들을 가로지르는 세로 방향으로 연장된 워드라인(22)들이 형성되되, 하나의 활성영역(24)에 두 개의 워드라인(22)이 중첩되어 지나가게 배치되어 있으며, 상기 활성영역(24)들 사이의 가로 방향으로 비트라인(26)들이 배치되어 있다.
도 5a 내지 도 5c는 본 발명에 따른 반도체소자의 제조 공정도로서, 도 5a 및 도 5b는 도 4에서의 선 Ⅰ-Ⅰ에 따른 단면 부분을 도시하였으며, 도 5c는 선 Ⅱ-Ⅱ에 따른 단면 부분을 도시한 예이다.
먼저, 반도체기판(30)상에 소자분리 산화막(32)을 형성하여 활성영역을 정의하고, 워드라인(도시되지 않음) 등을 형성한 후, 상기 구조의 전표면에 제1층간절연막(34)을 형성하고, 반도체기판(30)상의 제1층간절연막(34)을 선택 식각하여 랜딩플러그 콘택홀을 형성하고, 상기 콘택홀을 메우는 랜딩플러그(36)를 형성한다.
그다음 상기 구조의 전표면에 제2층간절연막(38)을 형성하고, 비트라인 콘택홀과 콘택플러그(도시되지 않음)를 형성한 후, 상기 구조의 전표면에 제3 층간절연 막(40)을 형성한다.
그 후, 상기 랜딩플러그(36)들중 전하저장전극 콘택을 예정되어 있는 부분상의 제3 및 제2층간절연막(40),(38)을 제거하여 전하저장전극 콘택홀을 형성하고, 상기 전하저장전극 콘택홀을 메우는 전하저장전극용 콘택플러그(42)를 형성한 후, 상기 콘택플러그(42)들 사이에서 비트라인이 형성될 부분의 제3층간절연막(40)을 사진 식각방법으로 선택 식각하여 비트라인 홈(44)을 형성한다. 여기서 상기 콘택플러그(42) 형성 전에 전하저장전극 콘택홀의 측벽에 질화막 스페이서를 형성하여 다른 배선과의 단락을 방지할 수도 있다. (도 5a 참조).
그다음 상기 비트라인 홈(44)을 메우는 비트라인(46)을 W등의 도전층 도포 및 전면 식각이나 CMP 등의 방법으로 형성한 후, 상기 구조의 전표면에 식각장벽층(48)을 질화막등 다른 층간절연막과는 식각선택비차를 가지는 재질로 형성한다. 여기서 상기 비트라인(46) 형성 전에 홈(44) 측벽에 질화막 스페이서를 형성하여 전하저장전극과의 단락으로 방지할 수도 있으며, 상기 비트라인(46)을 비트라인 홈(44)에 완전히 매립시키지 않고, 하드마스크층을 사용하여 부분적으로만 메우도록 형성할 수도 있다. (도 5b 참조).
그 후 상기 식각장벽층(48) 상에 전하저장전극과 유전막 및 플레이트전극으로 이루어진 캐패시터를 형성한 후, 상기 구조의 전표면에 제4층간절연막(50)을 형성하고, 금속배선 콘택으로 예정되어 있는 부분 상의 절연막들을 순차적으로 선택 식각하여 금속배선 콘택홀을 형성한 후, 금속배선(52)을 형성한다. (도 5c 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 종횡비가 크고 미세한 콘택을 필요로 하는 금속배선 콘택을 구비하는 반도체소자에서 비트라인을 홈에 형성하고, 전면에 식각장벽층을 형성한 후, 캐패시터를 형성하고, 평탄화 후에 금속배선 콘택을 형성하였으므로, 비트라인에 의한 단차가 감소되고, 식각장벽층에 의해 금속배선 콘택 형성시의 CD가 증가되어 콘택 오픈 불량이 방지되고, 과 식각에 따른 단락 등이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. 소정의 하부 구조물을 가지는 반도체기판상에 랜딩플러그를 구비하는 제1층간절연막을 형성하는 공정과,
    상기 랜딩플러그들중 비트라인 콘택으로 예정되어 있는 랜딩플러그들과 접촉되는 비트라인 콘택플러그를 구비하는 제2층간절연막을 제1층간절연막 상에 형성하는 공정과,
    상기 랜딩플러그들중 전하저장전극 콘택으로 예정되어 있는 랜딩플러그들과 접촉되는 전하저장전극 콘택플러그를 구비하는 제3층간절연막을 상기 제2층간절연막 상에 형성하는 공정과, 80
    상기 제3층간절연막에서 비트라인이 형성된 부분을 제거하여 비트라인홈을 형성하는 공정과,
    상기 비트라인 홈을 메우는 비트라인을 형성하는 공정과,
    상기 구조의 전표면에 식각장벽층을 형성하는 공정과,
    상기 전하저장전극 콘택플러그와 접촉되는 캐패시터를 형성하는 공정과,
    상기 구조의 전표면에 제4층간절연막을 형성하는 공정과,
    상기 구조에서 금속배선 콘택으로 예정되어 있는 부분들 상의 층간절연막들을 선택적으로 식각하여 금속배선 콘택홀을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 비트라인 홈의 측벽에 절연 스페이서를 형성하는 공정을 구비하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 비트라인을 도전층 도포 및 전면 식각 방법으로 형성하여 완전 매립되도록 형성하거나, 하드마스크층을 이용한 사진식각방법으로 부분 매립되도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 전하저장전극 콘택플러그 형성 전에 콘택홀의 측벽에 절연 스페이서를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
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