KR20030059416A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 듀얼 다마신(dual damascene) 공정으로 비아콘택플러그와 상부금속배선을 형성하는 방법에 있어서, 층간절연막에 비아콘택플러그와 중첩되는 상부금속배선이 형성될 제1트렌치와 질화막패턴을 형성하고, 상기 질화막패턴과 제1트렌치의 측벽에 질화막 스페이서를 형성한 다음, 상기 질화막 스페이서와 질화막패턴을 이용하여 상기 층간절연막을 소정 두께 제거하여 비아콘택영역을 정의한 후 상부금속배선 마스크를 이용하여 상기 제1트렌치에 비아콘택홀을 형성하는 동시에 상부금속배선이 형성될 제2트렌치를 형성함으로써 사진공정 시 비아콘택플러그가 형성되는 부분에서의 공정 마진을 확보하여 상부금속배선 간의 간격을 감소시킬 수 있고, 상부금속배선이 매립되어 형성되기 때문에 단차를 감소시켜 후속 평탄화 공정을 용이하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게 비아콘택플러그와 중첩되는 상부금속배선이 형성될 제1트렌치를 형성한 다음, 비아콘택홀과 상부금속배선이 형성될 제2트렌치를 동시에 형성함으로써 배선 간의 공정 마진을 확보하고 소자의 단차를 감소시키는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬 시 오배열의 여유(misalignment tolerance), 노광공정 시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성 시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방지막으로 사용하는 방법이 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 소정의 하부구조물, 예를 들어 소자분리 절연막과 MOSFET 및 캐패시터 등이 형성되어 있는 반도체기판(11) 상부에 제1층간절연막(13)을 형성하고, 상기 제1층간절연막(13) 상부에 하부금속배선(15)을 형성한다.
다음, 전체표면 상부에 제2층간절연막(17)을 형성한다.
그 다음, 상기 제2층간절연막(17) 상부에 비아콘택으로 예정되는 부분을 노출시키는 제1감광막패턴(19)을 형성한다.
다음, 상기 제1감광막패턴(19)을 식각마스크로 상기 제2층간절연막(17)을 식각하여 상기 하부금속배선(15)을 노출시키는 비아콘택홀(21)을 형성한다. (도 1b 참조)
그 다음, 상기 제1감광막패턴(19)을 제거한다.
다음, 전체표면 상부에 비아콘택용 금속층을 형성한 후 전면식각 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 상기 비아콘택홀(21)을 통하여 상기 하부금속배선(15)에 접속되는 비아콘택플러그(23)를 형성한다. (도 1c 참조)
그 다음, 전체표면 상부에 금속층(25)을 형성한다.
다음, 상기 금속층(25) 상부에 금속배선으로 예정되는 부분을 보호하는 제2감광막패턴(27)을 형성한다. (도 1d 참조)
그 다음, 상기 제2감광막패턴(27)을 식각마스크로 상기 금속층(25)을 식각하여 상부금속배선(29)을 형성한다.
그 후, 상기 제2감광막패턴(27)을 제거한다. (도 1e 참조)
상기와 같은 종래기술에 따른 반도체소자의 제조방법은, 금속배선 간의 수평 거리를 확보하기 위한 사진공정 시 디자인 룰에 의해 레이아웃 영역(layout area)이 커져 칩 크기(chip size)가 커지고, 상부금속배선이 돌출되어 형성되므로 후속 공정으로 형성되는 박막의 평탄화 특성이 저하되고, 그로 인하여 후속 사진공정을 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비아콘택플러그와 중첩되는 상부금속배선이 형성될 제1트렌치를 형성하고, 상기 제1트렌치에 비아콘택홀을 형성하는 동시에 상부금속배선이 형성될 제2트렌치를 형성한 다음, 금속층을 형성한 후 상기 금속층을 평탄화시켜 비아콘택플러그 및 상부금속배선을 형성함으로써 비아콘택플러그가 형성되는 부분에서의 공정 마진을 확보하여 상부금속배선 간의 간격을 감소시킬 수 있고, 상부금속배선이 매립되어 형성되기 때문에 단차를 감소시켜 후속 평탄화 공정을 용이하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11, 101 : 반도체기판 13,103 : 제1층간절연막
15, 105 : 하부금속배선 17, 107 : 제2층간절연막
19, 111 : 제1감광막패턴 21, 121 : 비아콘택홀
23 : 비아콘택플러그 25 : 금속층
27, 119 : 제2감광막패턴 29, 127 : 상부금속배선
109 : 제1질화막 110 : 제1질화막패턴
113 : 제1트렌치 115 : 제2질화막 스페이서
123 : 제2트렌치 125 : 비아콘택플러그 및 상부금속배선
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 하부금속배선을 형성하는 공정과,
전체표면 상부에 제2층간절연막과 제1질화막을 순차적으로 형성하는 공정과,
비아콘택플러그와 접속되는 상부금속배선으로 예정되는 부분을 노출시키는 제1상부금속배선 마스크를 식각마스크로 제1질화막 및 소정 두께의 제2층간절연막을 식각하여 제1질화막패턴과 제1트렌치를 형성하는 공정과,
상기 제1질화막패턴과 제1트렌치 측벽에 제2질화막 스페이서를 형성하는 공정과,
상기 제1질화막패턴과 제2질화막 스페이서를 식각마스크로 상기 제2층간절연막을 소정 두께 제거하여 상기 제1트렌치 내에 비아콘택영역을 정의하는 공정과,
상부금속배선으로 예정되는 부분을 노출시키는 제2상부금속배선 마스크를 식각마스크로 상기 제2층간절연막을 식각하여 비아콘택홀 및 제2트렌치를 형성하는 공정과,
상기 비아콘택홀, 제1트렌치 및 제2트렌치를 매립하는 비아콘택플러그 및 상부금속배선을 형성하는 공정과,
상기 제2층간절연막은 산화막인 것을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 소정의 하부구조물, 예를들어 소자분리 절연막(도시안됨)과 MOSFET 및 캐패시터(도시안됨) 등이 형성되어 있는 반도체기판(101) 상부에 제1층간절연막(103)을 형성한다.
다음, 상기 제1층간절연막(103) 상부에 하부금속배선(105)을 형성한다.
그 다음, 전체표면 상부에 제2층간절연막(107)과 제1질화막(109)을 순차적으로 형성한다. 이때, 상기 제2층간절연막(107)은 산화막으로 형성된다. (도 2a 참조)
다음, 상기 제1질화막(109) 상부에 상부금속배선으로 예정되는 부분을 노출시키는 제1감광막패턴(111)을 형성한다. 이때, 상기 제1감광막패턴(111)은 상기 하부금속배선(105)에 접속되는 상부금속배선영역을 노출시킨다. (도 2b 참조)
그 다음, 상기 제1감광막패턴(111)을 식각마스크로 상기 제1질화막(109) 및 소정 두께의 제2층간절연막(107)을 식각하여 제1질화막패턴(110) 및 제1트렌치(113)를 형성한다.
다음, 상기 제1감광막패턴(111)을 제거한다. (도 2c 참조)
그 다음, 전체표면 상부에 제2질화막(도시안됨)을 소정 두께 형성한다.
다음, 상기 제2질화막을 전면식각하여 상기 제1질화막패턴(110) 및 제1트렌치(113)의 측벽에 제2질화막 스페이서(115)를 형성한다.
그 다음, 상기 제2질화막 스페이서(115)와 제1질화막패턴(110)을 식각마스크로 상기 제2층간절연막(107)을 소정 두께 제거한다. 이때, 상기 제2질화막 스페이서(115)와 제1질화막패턴(110)에 의해 노출되는 부분은 비아콘택홀이 형성될 부분이다. (도 3d 참조)
다음, 상기 제2질화막 스페이서(115)와 제1질화막패턴(110)을 제거한다.
그 다음, 전체표면 상부에 상부금속배선으로 예정되는 부분을 노출시키는 제2감광막패턴(119)을 형성한다. 이때, 상기 제2감광막패턴(119)은 비아콘택플러그와 중첩되는 상부금속배선 및 배선으로만 사용되는 상부금속배선으로 예정되는 부분을 노출시키는 것으로서, 상부금속배선에서 비아콘택플러그와 접속되는 영역인 제1트렌치(113)가 도 3c 의 공정에서 형성되었기 때문에 상부금속배선 간의 간격을 최대한 좁게 형성할 수 있다. (도 3e 참조)
다음, 상기 제2감광막패턴(119)을 식각마스크로 상기 제2층간절연막(107)을 식각하여 비아콘택홀(121) 및 제2트렌치(123)를 형성한다. 이때, 상기 제2트렌치(123)가 형성되는 동안 도 3d 공정에서 형성된 비아콘택홀 부분이 동시에 식각되어 상기 하부금속배선(105)을 노출시키는 비아콘택홀(121)로 형성된다. (도 3f 참조)
그 다음, 상기 제2감광막패턴(119)을 제거한다.
다음, 전체표면 상부에 금속층을 형성한 후 상기 금속층을 전면식각공정 또는 CMP공정으로 제거하여 상기 비아콘택홀(121), 제1트렌치(113) 및 제2트렌치(123)을 매립하는 비아콘택플러그 및 상부금속배선(125, 127)을 형성한다. (도 3g 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 듀얼 다마신 공정으로 비아콘택플러그와 상부금속배선을 형성하는 방법에 있어서, 층간절연막에 비아콘택플러그와 중첩되는 상부금속배선이 형성될 제1트렌치와 질화막패턴을 형성하고, 상기 질화막패턴과 제1트렌치의 측벽에 질화막 스페이서를 형성한 다음, 상기 질화막 스페이서와 질화막패턴을 이용하여 상기 층간절연막을 소정 두께 제거하여 비아콘택영역을 정의한 후 상부금속배선 마스크를 이용하여 상기 제1트렌치에 비아콘택홀을 형성하는 동시에 상부금속배선이 형성될 제2트렌치를 형성함으로써 사진공정 시 비아콘택플러그가 형성되는 부분에서의 공정 마진을 확보하여 상부금속배선 간의 간격을 감소시킬 수 있고, 상부금속배선이 매립되어 형성되기 때문에 단차를 감소시켜 후속 평탄화 공정을 용이하게 하는 이점이 있다.
Claims (2)
- 반도체기판 상부에 제1층간절연막을 형성하는 공정과,상기 제1층간절연막 상부에 하부금속배선을 형성하는 공정과,전체표면 상부에 제2층간절연막과 제1질화막을 순차적으로 형성하는 공정과,비아콘택플러그와 접속되는 상부금속배선으로 예정되는 부분을 노출시키는 제1상부금속배선 마스크를 식각마스크로 제1질화막 및 소정 두께의 제2층간절연막을 식각하여 제1질화막패턴과 제1트렌치를 형성하는 공정과,상기 제1질화막패턴과 제1트렌치 측벽에 제2질화막 스페이서를 형성하는 공정과,상기 제1질화막패턴과 제2질화막 스페이서를 식각마스크로 상기 제2층간절연막을 소정 두께 제거하여 상기 제1트렌치 내에 비아콘택영역을 정의하는 공정과,상부금속배선으로 예정되는 부분을 노출시키는 제2상부금속배선 마스크를 식각마스크로 상기 제2층간절연막을 식각하여 비아콘택홀 및 제2트렌치를 형성하는 공정과,상기 비아콘택홀, 제1트렌치 및 제2트렌치를 매립하는 비아콘택플러그 및 상부금속배선을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2층간절연막은 산화막인 것을 특징으로 하는 반도체소자의 제조방법.
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