KR20000003644A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 제1전하저장전극 콘택홀을 구비하는 층간절연막을 형성하고, 상기 제1전하저장전극 콘택홀을 매립하는 제1도전층을 전체표면에 형성한 다음, 상기 제1도전층을 하부전극용 마스크를 이용하여 식각한 후, 전체표면 상부에 상기 제1도전층을 노출시키는 제2전하저장전극 콘택홀이 구비된 희생산화막을 형성하고, 전체표면 상부에 스텝커버리지(step coverage)가 불량한 제2도전층을 형성하되, 상기 제2전하저장전극 콘택홀의 상단에서 상기 제2도전층이 오버행(overhang)되도록 형성한 다음, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법으로 상기 제2도전층의 상단을 분리시켜 안쪽으로 경사를 갖는 내부 실린더(inner cylinder)형 전하저장전극을 형성함으로써 모든 공정후 캐패시터 간에 브리지가 발생하는 것을 방지하고, 콘택과의 안정된 정렬로 유전막 형성시 하부전극이 산화되는 것을 방지하여 소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 특히 스텝커버리지가 불량한 도전층을 전하저장콘택홀의 측벽에 형성하여 내부 실린더(inner cylinder)형 전하저장전극을 형성함으로써 표면적을 증가시켜 정전용량을 증가시키고, 캐패시터 사이에 브리지가 발생하는 것을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.

최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.

[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]

여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.

이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.

또한 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 기술이 개발되었다.

이하 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법을 살펴보면 다음과 같다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(10) 상에 소자분리 산화막(도시않됨)과 게이트산화막(도시않됨)을 형성하고, 게이트전극(도시않됨)과 소오스/드레인전극(도시않됨)으로 구성되는 모스 전계효과 트랜지스터 및 비트라인(도시않됨) 등의 하부구조물을 형성한다.

다음, 상기 소오스/드레인전극 중 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀이 구비되는 층간절연막(11)을 형성한다.

그 다음, 상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서(12)를 형성하고, 상기 전하저장전극 콘택홀을 매립하는 제1도전층(13)을 전체표면 상부에 형성한다.

다음, 상기 제1도전층(13) 상부에 희생산화막(14)을 형성하고, 그 상부에 전하저장전극용 마스크(14)를 형성한다. (도 1a참조)

그 다음, 상기 전하저장전극용 마스크(14)를 식각마스크로 사용하여 상기 희생산화막(14)과 제1도전층(13)을 식각한다. (도 1b참조)

다음, 전체표면 상부에 제2도전층(15)을 형성하고, 전면식각공정을 실시하여 상기 희생산화막(14)의 측벽에 상기 제1도전층(13)과 접속되는 전하저장전극 사이드월을 형성한다. (도 2c참조)

그 다음, 상기 희생산화막(14)을 제거한 후, 유전체막과 플레이트 전극을 형성한다.

상기와 같은 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자가 고집적화되어감에 따라 전하저장전극의 표면적을 증가시키기 위하여 전하저장전극을 높게 형성하기 때문에 상기 전하저장전극을 패터닝하기 위해 형성하는 감광막의 두께도 두껍게 형성해야 하므로 전하저장전극 콘택과의 정렬이 어렵고, 상기 감광막을 수직으로 형성하기가 어려우며, 후속공정시 상기 전하저장전극이 무너져 전하저장전극 간에 브리지가 발생하고, 셀부와 주변회로부 사이에 단차가 증가하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 스텝커버리지가 불량한 다결정실리콘층을 이용하여 내부 실린더형 전하저장전극을 형성함으로써 표면적을 증가시켜 정전용량을 증가시키며, 캐패시터 간에 브리지가 발생하는 것을 방지하고 그에 따른 반도체소자의 리프레쉬 특성도 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도 2a 내지 도 2f 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도 3a 내지 도 3e 는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

10, 20, 30 : 반도체기판 11, 21, 31 : 층간절연막

12, 22, 32 : 절연막 스페이서 13, 23, 33 : 제1도전층

14, 25, 35: 희생산화막 15, 24 :전하저장전극용 마스크

16, 27, 37 : 제2도전층 26, 36 : 감광막 패턴

34 : 식각방지막

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

소정의 하부구조물이 형성되어 있는 반도체기판 상부에 제1전하저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과,

상기 제1전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,

상기 제1전하저장전극 콘택홀을 매립하는 제1도전층을 전체표면에 형성하는 공정과,

상기 제1도전층을 전하저장전극용 마스크를 사용하여 식각하는 공정과,

전체표면 상부에 상기 제1도전층의 중앙부를 노출시키는 제2전하저장전극 콘택홀이 구비된 희생산화막을 형성하는 공정과,

상기 제2전하저장전극 콘택홀의 측벽 및 전체표면 상부에 제2도전층을 형성하되, 상기 제2전하저장전극 콘택홀의 상단에서 상기 제2도전층이 오버행되도록 형성하는 공정과,

상기 제2도전층을 CMP방법으로 연마하여 상기 제2도전층의 상부를 분리시키는 공정과,

상기 희생산화막을 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2f 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(20) 상에 소자분리 산화막(도시않됨)과 게이트산화막(도시않됨)을 형성하고, 게이트전극(도시않됨)과 소오스/드레인전극(도시않됨)으로 구성되는 모스 전계효과 트랜지스터와 비트라인(도시않됨)를 형성한다.

다음, 상기 소오스/드레인전극 중 전하저장전극 콘택으로 예정되는 부분을 노출시키는 제1전하저장전극 콘택홀이 구비되는 층간절연막(21)을 형성한다.

그 다음, 상기 제1전하저장전극 콘택홀의 측벽에 절연막 스페이서(22)를 형성하고, 상기 제1전하저장전극 콘택홀을 매립하는 제1도전층(23)을 전체표면에 형성한다. 상기 절연막 스페이서(22)는 산화막이나 질화막을 사용하여 형성한다.(도 2a참조)

다음, 상기 제1도전층(23)을 전하저장전극용 마스크(24)를 식각마스크로 사용하여 식각한다. (도 2b참조)

그 다음, 상기 전하저장전극용 마스크(24)를 제거하고, 전체표면 상부에 희생산화막(25)을 형성한다. 상기 희생산화막(25)은 습식식각선택비가 높은 산화막 또는 질화막 계열의 물질을 사용한다.

다음, 상기 희생산화막(25) 상부에 상기 전하저장전극용 마스크(24)보다 좁은 부분을 노출시키는 감광막 패턴(26)을 형성하고, 상기 감광막 패턴(26)을 식각마스크로 사용하여 상기 희생산화막(25)을 식각하여 제2전하저장전극 콘택홀을 형성한다. (도 2c참조)

그 다음, 상기 감광막 패턴(26)을 제거하고, 전체표면 상부에 제2도전층(27)을 형성한다. 여기서, 상기 제2도전층(27)은 스텝커버리지 특성이 좋지 않은 다결정실리콘층으로, 상기 제2전하저장전극 콘택홀 상단에서 상기 제2도전층(27)이 오버행되어 서로 붙을 때까지 형성한다. (도 2d참조)

다음, 상기 제2도전층(27)을 전면식각 또는 CMP방법으로 제거하여 상기 제2도전층(27)의 상단을 서로 분리시킨다. (도 2e참조)

그 다음, 상기 희생산화막(25)을 습식식각방법으로 소정 두께 제거한다. 상기와 같은 공정으로 바깥쪽은 수직이고, 상단은 두껍고 하단은 얇은 형태의 실린더형 전하저장전극이 형성된다. (도 2f참조)

도 3a 내지 도 3e 는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 도 2b 의 공정까지 실시한 다음, 전체표면 상부에 식각방지막(34)으로 질화막을 형성하고, 도 2e 까지의 공정을 실시한 후, 습식식각방법으로 상기 식각방지막(34)을 식각장벽으로 상기 희생산화막(35)을 제거한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부에 제1전하저장전극 콘택홀을 구비하는 층간절연막을 형성하고, 상기 제1전하저장전극 콘택홀을 매립하는 제1도전층을 전체표면에 형성한 다음, 상기 제1도전층을 하부전극용 마스크를 이용하여 식각한 후, 전체표면 상부에 상기 제1도전층을 노출시키는 제2전하저장전극 콘택홀이 구비된 희생산화막을 형성하고, 전체표면 상부에 스텝커버리지가 불량한 제2도전층을 형성하되, 상기 제2전하저장전극 콘택홀의 상단에서 상기 제2도전층이 붙을 때까지 형성한 다음, CMP 방법으로 상기 제2도전층의 상단을 분리시켜 안쪽으로 경사를 갖는 내부 실린더형 전하저장전극을 형성함으로써 모든 공정후 캐패시터 간에 브리지가 발생하는 것을 방지하고, 콘택과의 안정된 정렬로 유전막 형성시 하부전극이 산화되는 것을 방지하여 소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (6)

1. 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 제1전하저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과,

   상기 제1전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,

   상기 제1전하저장전극 콘택홀을 매립하는 제1도전층을 전체표면에 형성하는 공정과,

   상기 제1도전층을 전하저장전극용 마스크를 사용하여 식각하는 공정과,

   전체표면 상부에 상기 제1도전층의 중앙부를 노출시키는 제2전하저장전극 콘택홀이 구비된 희생산화막을 형성하는 공정과,

   상기 제2전하저장전극 콘택홀의 측벽 및 전체표면 상부에 제2도전층을 형성하되, 상기 제2전하저장전극 콘택홀의 상단에서 상기 제2도전층이 오버행되도록 형성하는 공정과,

   상기 제2도전층을 CMP방법으로 연마하여 상기 제2도전층의 상부를 분리시키는 공정과,

   상기 희생산화막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 절연막 스페이서는 산화막이나 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 제2도전층은 다결정실리콘층을 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 희생산화막은 산화막이나 질화막 계열의 물질으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
5. 제 1항 또는 제 4 항에 있어서,

   상기 희생산화막의 하부에 식각방지막을 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
6. 제 5 항에 있어서,

   상기 식각방지막은 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.