KR20000003632A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극 콘택홀이 구비된 평탄화막과 층간절연막의 적층구조를 형성하고, 상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성한 다음, 상기 전하저장전극 콘택홀을 도전층으로 매립한 후, 식각하여 전하저장전극 콘택 플러그를 형성하고, 상기 평탄화막을 소정 두께 식각하여 상기 전하저장전극 콘택 플러그를 소정 두께 돌출시킨 다음, 전하저장전극을 형성함으로써 상기 전하저장전극 콘택 플러그가 돌출된 만큼의 정전용량을 증가시키고, 이로 인하여 소자의 리프레쉬 특성도 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 특히 전하저장전극 콘택 플러그를 소정 두께 돌출시킨 다음, 전하저장전극을 형성함으로써 표면적을 증가시켜 정전용량을 증가시키고, 그에 따른 반도체소자의 리프레쉬 특성도 향상시키는 기술에 관한 것이다.

최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.

[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]

여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.

이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.

또한 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 기술이 개발되었다.

이하 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법을 살펴보면 다음과 같다.

도 1 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상에 소자분리 산화막(13)과 게이트산화막(15)을 형성하고, 게이트전극(17)과 소오스/드레인전극(도시않됨)으로 구성되는 모스 전계효과 트랜지스터를 형성한다.

다음, 상기 소오스/드레인전극 중 비트라인 콘택과 전하저장전극 콘택으로 예정되는 부분과 접속되는 비트라인 콘택 패드(19a)와 전하저장전극 콘택 패드(19b)를 형성한다.

그 다음, 전체표면 상부에 제1층간절연막(21)을 형성하고, 그 상부에 제1평탄화막(23) 및 제2층간절연막(25)을 순차적으로 형성한다.

다음, 상기 비트라인 콘택 패드(19a)와 접속되는 비트라인(27)을 형성하고, 제2평탄화막(29)으로 전체표면을 평탄화시킨다.

그 다음, 상기 제2평탄화막(29) 상부에 제3층간절연막(31)을 형성하고, 상기 전하저장전극 콘택 패드(19b)를 노출시키는 전하저장전극 콘택홀을 형성한다.

다음, 상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서(33)를 형성하고, 상기 전하저장전극 콘택홀을 매립하는 제1도전층(35)을 전체표면 상부에 형성한다.

그 다음, 전면식각공정이나 CMP 방법으로 상기 제1도전층(35)을 제거하여 전하저장전극 콘택 플러그를 형성한다.

다음, 상기 전하저장전극 콘택 플러그와 접속되는 제2도전층(37)과 제4층간절연막(도시않됨)을 순차적으로 형성한다.

다음, 상기 제4층간절연막 및 제2도전층(37)을 전하저장전극용 마스크를 사용하여 식각하고, 전체표면 상부에 제3도전층(39)을 형성한다.

그 다음, 상기 제3도전층(39)을 전면식각하여 상기 제2도전층(37)과 접속되는 실린더형 전하저장전극의 사이드월을 형성한다.

그 다음, 상기 제4층간절연막을 제거하고, 유전체막(41)을 형성한 다음, 상기 유전체막(41) 상부에 플레이트 전극(43)을 형성한다. (도 1참조)

상기와 같은 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 전하저장전극 콘택 플러그와 전하저장전극용 마스크간에 오버랩 마진을 레이아웃상 0.15㎛ 이하로 설정하여 사용하고 있지만, 공정 진행시 전하저장전극 콘택홀이 설계보다 크게 형성되거나, 상기 전하저장전극 콘택 플러그와 접속되는 전하저장전극을 패터닝할 때 미스얼라인이 발생하면 전하저장전극 패터닝공정시 상기 전하저장전극 콘택 플러그도 식각되어 비정상적인 캐패시터가 형성되고 그로 인하여 랜덤 비트 패일(random bit fail)이 다량 발생하게 되며, 미스얼라인이 심할 경우에는 비트라인과의 쇼트도 발생될 뿐만 아니라, 상기 전하저장전극을 반도체기판에 접속되도록 형성하는 경우에는 반도체기판이 손실되어 랜덤 패일 및 리프레쉬성 소프트 랜덤 패일(refresh soft random fail)을 유발시켜 패키지(package) 후 최종 수율(yield)의 감소를 초래하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소정 두께의 전하저장전극 콘택 플러그를 돌출시킨 다음, 상기 전하저장전극 콘택 플러그와 접속되는 전하저장전극을 형성함으로써 공정마진을 향상시키고, 표면적을 증가시켜 정전용량을 증가시키며, 그에 따른 반도체소자의 리프레쉬 특성도 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

11, 12 : 반도체기판 13, 14 : 소자분리산화막

15, 16 : 게이트 산화막 17, 18 : 게이트 전극

19a, 20a : 비트라인 콘택 패드 19b 20b : 전하저장전극 콘택 패드

21, 22 : 제1층간절연막 23, 24 : 제1평탄화막

25, 26 : 제2층간절연막 27, 28 : 비트라인

29, 30 : 제2평탄화막 31, 32 : 제3층간절연막

33, 34 : 절연막 스페이서 35, 36 : 제1도전층

37, 38 : 제2도전층 39, 40 : 제3도전층

41, 42 : 유전체막 43, 44 : 플레이트 전극

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

전하저장전극 콘택홀이 구비된 평탄화막과 층간절연막의 적층구조를 형성하는 공정과,

상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,

상기 전하저장전극 콘택홀을 매립하는 제1도전층을 형성하는 공정과,

상기 제1도전층을 식각하여 전하저장전극 콘택 플러그를 형성하는 공정과,

상기 층간절연막을 소정 두께 식각하여 상기 전하저장전극 콘택 플러그를 돌출시키고, 후속공정을 실시하여 캐패시터를 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(12) 상에 소자분리 산화막(14)과 게이트산화막(16)을 형성하고, 게이트전극(18)과 소오스/드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터를 형성한다.

다음, 상기 소오스/드레인전극 중 비트라인 콘택과 전하저장전극 콘택으로 예정되는 부분과 접속되는 비트라인 콘택 패드(20a)와 전하저장전극 콘택 패드(20b)를 형성한다.

그 다음, 전체표면 상부에 제1층간절연막(22)을 형성하고, 그 상부에 제1평탄화막(24) 및 제2층간절연막(26)을 순차적으로 형성한다.

다음, 상기 비트라인 콘택 패드(20a)와 접속되는 비트라인(28)을 형성하고, 제2평탄화막(30)을 전체표면에 형성한 다음, 열처리공정으로 플로우시킨 후 CMP 공정으로 셀영역과 주변회로영역을 평탄화시킨다. 상기 제2평탄화막(30)은 비.피.에스.지.(borophospho silicate glass, 이하 BPSG 라 함)을 사용하여 형성하고, 후속 공정시 식각방지막으로 사용된다.

그 다음, 상기 제2평탄화막(30) 상부에 제3층간절연막(32)을 형성하고, 상기 전하저장전극 콘택 패드(20b)를 노출시키는 전하저장전극 콘택홀을 형성한다. 상기 제3층간절연막(32)은 상기 제2편탄화막(30)과 식각선택비를 갖는 테오스(tetra ethyl ortho silicate glass, 이하 TEOS 라 함)막 또는 중온 산화막(middle temperature oxide, 이하 MTO 라 함)을 사용하여 2000 ∼ 3000Å 두께로 형성한다. 여기서, 상기 제2평탄화막(30)과 제3층간절연막(32)은 TEOS/BPSG/질화막/TEOS의 적층구조로 형성할 수도 있다.

다음, 상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서(34)를 형성하고, 상기 전하저장전극 콘택홀을 매립하는 제1도전층(36)을 전체표면 상부에 형성한다. 이때, 상기 제1도전층(36)은 금속물질을 사용하여 형성할 수 있고, 상기 절연막 스페이서는 산화막이나 실리콘 질화막을 사용하여 형성한다. (도 2a참조)

그 다음, 전면식각공정이나 CMP방법으로 상기 제1도전층(36)을 제거하여 전하저장전극 콘택 플러그를 형성한다.

다음, 상기 전하저장전극 콘택홀 측벽의 절연막 스페이서를 식각방지막으로 사용하여 상기 제3층간절연막(34)을 소정 두께 식각하여 상기 전하저장전극 콘택 플러그를 돌출시킨다. (도 2b참조)

그리고, 상기 전하저장전극 콘택 플러그와 접속되는 제2도전층(38)과 제4층간절연막(도시않됨)을 순차적으로 형성한다. 상기 제4층간절연막은 피.에스.지.(phospho silicate glass, PSG) 또는 유.에스.지.(undoped silicate glass, USG)를 사용하여 형성한다.

다음, 상기 제4층간절연막 및 제2도전층(38)을 전하저장전극용 마스크를 사용하여 식각하고, 전체표면 상부에 제3도전층(40)을 형성한다.

그 다음, 상기 제3도전층(40)을 전면식각하여 상기 제2도전층(38)과 접속되는 실린더형 전하저장전극의 사이드월을 형성한다.

그 다음, 상기 제4층간절연막을 제거하고, ONO 또는 Ta₂O₅막을 사용하여 유전체막(42)을 형성한 다음, 상기 유전체막(42) 상부에 플레이트 전극(44)을 형성한다. (도 2c참조) 상기 전하저장전극은 스택형으로 형성할 수도 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극 콘택홀이 구비된 평탄화막과 층간절연막의 적층구조를 형성하고, 상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성한 다음, 상기 전하저장전극 콘택홀을 도전층으로 매립한 후, 식각하여 전하저장전극 콘택 플러그를 형성하고, 상기 평탄화막을 소정 두께 식각하여 상기 전하저장전극 콘택 플러그를 소정 두께 돌출시킨 다음, 전하저장전극을 형성함으로써 사진식각공정시 미스얼라인이 발생하는 것을 방지하고, 상기 전하저장전극 콘택 플러그가 돌출된 만큼의 정전용량을 증가시키며, 이로 인하여 소자의 리프레쉬 특성도 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (4)

1. 전하저장전극 콘택홀이 구비된 평탄화막과 층간절연막의 적층구조를 형성하는 공정과,

   상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,

   상기 전하저장전극 콘택홀을 매립하는 제1도전층을 형성하는 공정과,

   상기 제1도전층을 식각하여 전하저장전극 콘택 플러그를 형성하는 공정과,

   상기 층간절연막을 소정 두께 식각하여 상기 전하저장전극 콘택 플러그를 돌출시키고, 후속공정을 실시하여 캐패시터를 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 절연막 스페이서는 산화막이나 실리콘 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 평탄화막은 TEOS/BPSG 적층구조 또는 BPSG 단일막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 층간절연막은 질화막/TEOS 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.