KR100345367B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자에서 비트라인 콘택플러그 및 저장전극 콘택플러그의 형성공정시 상기 비트라인 콘택플러그와 저장전극 콘택플러그는 같은 크기를 갖도록 일렬로 형성하되, 소자분리절연막 상부에도 콘택플러그가 형성되도록 하여 단차를 감소시켜 미스얼라인의 개선 및 콘택마스크를 단순하게 형성할 수 있게 하고 그에 따른 소자의 공정수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인 콘택플러그 및 저장전극 콘택플러그를 같은 크기로 일렬로 형성되도록 하여 콘택마스크를단순하게 형성하는 반도체소자의 제조방법에 관한 것이다.

최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.

[ R = k*λ/NA, R = 해상도, λ = 광원의 파장, NA = 개구수]

여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크로 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가하기 때문에 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되는 문제점이 있다.

상기와 같이 소자의 고집적화에 따른 문제점을 해결하기 위하여 도전배선을 서로 연결시키고, 공정여유도를 증가시키기 위하여 콘택플러그를 형성한다.

이하, 도시되지 않았지만 종래기술에 대하여 설명하기로 한다.

먼저, 반도체기판의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막을 형성하고, 나머지 반도체기판에 게이트 산화막을 형성한 다음, 게이트전극 및 소오스/드레인영역으로 구성되는 모스전계효과 트랜지스터를 형성한다.

그 다음, 전체표면 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분과 접속되는 비트라인 콘택플러그 및 저장전극 콘택플러그가 구비된 제1층간절연막을 형성한다. 이때, 상기 비트라인 콘택플러그는 상기 저장전극 콘택플러그보다 크고, y축 방향으로 길게 형성된다.

다음, 상기 비트라인 콘택플러그에 접속되는 비트라인을 형성하고, 전체표면 상부에 제2층간절연막을 형성하여 평탄화시킨다.

그 다음, 상기 제2층간절연막에 상기 저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성한다.

그리고, 상기 저장전극 콘택홀을 통하여 상기 저장전극 콘택플러그에 접속되는 저장전극을 형성한다.

상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 반도체소자가 고집적화되어 감에 따라서 셀영역이 점점 작아지고, 비트라인 콘택 및 저장전극 콘택의 크기가 각각 다르며 특히 비트라인 콘택은 y축으로 길게 형성이 되어 있기 때문에 x축 방향으로의 공정마진이 작고 콘택마스크의 형태가 복잡해지는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 콘택플러그 및 저장전극 콘택플러그를 같은 크기로 일렬로 형성하되, 소자분리절연막 상부에도 콘택플러그가 형성되도록하여 미스얼라인의 개선 및 단차를 감소시키고, 콘택마스크를 단순하게 형성하여 소자의 고집적화에 유리하고, 공정수율 및 소자의 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1 은 본 발명에 따른 반도체소자의 제조방법에 의해 형성된 반도체소자의 단면도.

<도면의 주요부분에 대한 부호 설명>

11 : 반도체기판 13 : 소자분리절연막

15 : 게이트 전극 16 : 소오스/드레인영역

17 : 제1층간절연막 19 : 제1비트라인 콘택플러그

21 : 제1저장전극 콘택플러그 23 : 더미콘택플러그

25 : 비트라인 콘택패드 27 : 제3층간절연막

29 : 제2비트라인 콘택플러그 31 : 비트라인

33 : 제4층간절연막 35 : 제2저장전극 콘택플러그

37 : 저장전극

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,

반도체기판 상부에 소자분리절연막 및 모스전계효과 트랜지스터를 형성한 다음, 전체표면 상부에 제1층간절연막을 형성하여 평탄화하는 공정과,

상기 제1층간절연막 상부에 상기 반도체기판 및 소자분리절연막 상부에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 일렬의 같은 크기로 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 제1층간절연막을 식각하여 콘택홀을 형성한 다음, 상기 감광막 패턴을 제거하는 공정과,

상기 콘택홀을 매립하여 제1비트라인 콘택플러그와 제1저장전극 콘택플러그 및 상기 소자분리절연막 상부에 더미콘택플러그를 형성하는 공정과,

전체표면 상부에 상기 제1비트라인 콘택플러그에 접속되는 비트라인 콘택패드가 구비된 제2층간절연막을 형성하는 공정과,

상기 비트라인 콘택패드에 접속되는 제2비트라인 콘택플러그가 구비되는 제3층간절연막을 형성하는 공정과,

상기 제2비트라인 콘택플러그에 접속되는 비트라인을 형성하는 공정과,

상기 제1저장전극 콘택플러그에 접속되는 제2저장전극 콘택플러그가 구비된 제4층간절연막을 형성하는 공정과,

상기 제2저장전극 콘택플러그에 접속되는 저장전극을 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 은 본 발명에 따른 반도체소자의 제조방법에 의해 형성된 반도체소자의 단면도이다.

먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(13)을 형성하고, 나머지 반도체기판(11)에 게이트산화막(도시안됨)을 형성한 다음, 게이트전극(15) 및 소오스/드레인영역(16)으로 구성되는 모스전계효과 트랜지스터를 형성한다.

그 다음, 전체표면 상부에 제1층간절연막(17)을 형성하여 평탄화시킨 후, 상기 제1층간절연막(17) 상부에 상기 소오스/드레인영역(16)에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 동시에 상기 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분과 같은 크기로 상기 소자분리 절연막(13) 상부를 노출시키는 감광막 패턴(도시안됨)을 형성한다. 이때, 상기 감광막 패턴에 의해 노출되는 부분의 크기는 모두 같으며 일렬로 형성된다.

다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 제1층간절연막(17)을 식각하여 콘택홀을 형성하고, 상기 감광막 패턴을 제거한다.

그 다음, 전체표면 상부에 콘택플러그를 형성하기 위한 제1도전층(도시안됨)을 형성하고, 전면식각공정을 실시하여 제1비트라인 콘택플러그(19), 제1저장전극 콘택플러그(21) 및 소자분리 절연막(13) 상부에 더미콘택플러그(23)를 형성한다. 상기 제1비트라인 콘택플러그(19), 제1저장전극 콘택플러그(21) 및 더미콘택플러그(23)는 크기 및 높이가 같고 일렬으로 형성되며, 상기 더미콘택플러그(23)는 단차를 줄이는데 도움이 된다.

다음, 전체표면 상부에 상기 제1비트라인 콘택플러그(19)를 노출시키는 제2층간절연막(도시안됨)을 형성하고, 제2도전층(도시안됨)을 형성한 후, 전면식각하여 상기 제1비트라인 콘택플러그(19)에 접속되는 비트라인 콘택패드(25)를 형성한다. 이때, 상기 비트라인 콘택패드(25)는 상기 제1비트라인 콘택플러그(19)보다 넓게 형성하여 후속공정시 자기정렬이 되도록한다.

그 다음, 전체표면 상부에 상기 비트라인 콘택패드(25)에서 비트라인 콘택으로 예정되는 부분에 접속되는 제2비트라인 콘택플러그(29)가 구비된 제3층간절연막(27)을 형성한 후, 상기 제2비트라인 콘택플러그(29)에 접속되는 비트라인(31)을 형성한다.

다음, 전체표면 상부에 제4층간절연막(33)을 형성하여 평탄화시킨 후, 저장전극 콘택마스크를 식각마스크로 이용하여 상기 제4층간절연막(33)과 제3층간절연막(27) 및 제2층간절연막을 식각하여 상기 제1저장전극 콘택플러그(21)를 노출시키는 콘택홀을 형성한다.

그리고, 상기 구조 표면에 제3도전층(도시안됨)을 형성한 후, 전면식각하여 상기 제1저장전극 콘택플러그(21)에 접속되는 제2저장전극 콘택플러그(35)를 형성한다.

그 다음, 상기 제2저장전극 콘택플러그(35)에 접속되는 저장전극(37)을 형성한다. (도 1 참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 고집적 반도체소자에서 비트라인 콘택플러그 및 저장전극 콘택플러그의 형성공정시 상기 비트라인 콘택플러그와 저장전극 콘택플러그는 일렬로 크기가 같게 형성하되, 소자분리절연막 상부에도 콘택플러그가 형성되도록하여 단차를 감소시켜 미스얼라인의 개선 및 콘택마스크를 단순하게 형성할 수 있게 하고 그에 따른 소자의 공정수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (2)

1. 반도체기판 상부에 소자분리절연막 및 모스전계효과 트랜지스터를 형성한 다음, 전체표면 상부에 제1층간절연막을 형성하여 평탄화하는 공정과,

   상기 제1층간절연막 상부에 상기 반도체기판 및 소자분리절연막 상부에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 일렬의 같은 크기로 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 제1층간절연막을 식각하여 콘택홀을 형성한 다음, 상기 감광막 패턴을 제거하는 공정과,

   상기 콘택홀을 매립하여 제1비트라인 콘택플러그와 제1저장전극 콘택플러그 및 상기 소자분리절연막 상부에 더미콘택플러그를 형성하는 공정과,

   전체표면 상부에 상기 제1비트라인 콘택플러그에 접속되는 비트라인 콘택패드가 구비된 제2층간절연막을 형성하는 공정과,

   상기 비트라인 콘택패드에 접속되는 제2비트라인 콘택플러그가 구비되는 제3층간절연막을 형성하는 공정과,

   상기 제2비트라인 콘택플러그에 접속되는 비트라인을 형성하는 공정과,

   상기 제1저장전극 콘택플러그에 접속되는 제2저장전극 콘택플러그가 구비된 제4층간절연막을 형성하는 공정과,

   상기 제2저장전극 콘택플러그에 접속되는 저장전극을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 비트라인 콘택패드는 상기 제1비트라인 콘택플러그보다 넓게 형성하는 것을 특징으로 하는 반도체소자의 제조방법.