KR20020002008A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 실린더형 저장전극 형성공정에서 셀 블록(cell block)의 가장자리에 형성되는 가드링 캐패시터(guardring capacitor)의 저부에 콘택플러그(contact plug), 워드라인 또는 비트라인 등의 하부구조물을 구비시켜 저장전극 간을 분리하기 위한 화학적 기계적 연마(chemical mechanical polishing)공정 시 셀영역과 주변회로영역 간의 단차에 의해 저장전극이 쓰러지거나, 그로 인하여 발생된 잔류물에 의해 소자 간에 브리지를 유발시키는 것을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 셀 블록의 가장자리에 형성되는 가드링 저장전극의 저부에 더미패턴을 형성하여 셀영역과 주변회로영역 간의 단차를 완화시킴으로써 저장전극 간을 전기적으로 분리하기 위한 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 용이하게 하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어 감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
또한 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 기술이 개발되었다.
도시되어 있지는 않지만 종래기술에 따른 반도체소자의 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소자분리절연막과 게이트절연막을 형성하고, 게이트전극과 소오스/드레인전극으로 구성되는 모스 전계효과 트랜지스터 및 비트라인 등의 하부구조물을 형성한다.
다음, 상기 소오스/드레인전극에서 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택홀이 구비되는 층간절연막을 형성한다.
그 다음, 상기 저장전극 콘택홀을 매립시키는 저장전극 콘택플러그를 형성하고, 전체표면 상부에 저장전극으로 예정되는 부분을 노출시키는 제1희생절연막을 형성한다.
전체표면 상부에 저장전극용 도전층을 형성하고, 정전용량을 증가시키기 위하여 상기 저장전극용 도전층 표면에 준안정다결정실리콘(metastable polysilicon, 이하 MPS 라 함)막을 형성한 후, 전체표면 상부에 제2희생절연막을 형성한다.
다음, 상기 제2희생절연막, MPS막 및 저장전극용 도전층을 CMP공정으로 제거하여 저장전극 간에 전기적으로 절연시킨다.
그 다음, 상기 제1희생절연막과 제2희생절연막을 제거하고, 유전체막과 플레이트 전극을 형성한다.
상기와 같은 종래기술에 따른 반도체소자의 제조방법은, 저장전극을 전기적으로 절연시키기 위한 CMP공정 때문에 셀 블록의 가장자리에 형성되는 더미 저장전극 이외에 셀 블록을 따라서 가드링 저장전극을 형성하는데, 상기 더미 저장전극 저부에는 더미 게이트전극 및 더미 비트라인을 형성하여 상기 CMP공정 시 셀영역과 주변회로영역 간에 균일도를 향상시킬 수 있지만, 가드링 저장전극의저부에는 더미 게이트전극과 더미 비트라인과 같은 하부구조물이 없기 때문에 CMP공정 시 균일도가 저하되어 도 1 에 나타나는 바와 같이 셀 블록 내에 형성되어 있는 저장전극이 쓰러지거나 과도하게 제거되어 저장전극 간에 브리지를 유발시키고, 소자의 전기적 특성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 셀 블록의 가장자리에 형성되는 가드링 저장전극의 저부에 더미 게이트전극, 더미 비트라인 또는 콘택플러그 등의 하부구조물을 형성하여 셀영역과 주변회로영역 간의 단차를 완화시킨 다음, 저장전극의 상부를 분리시키는 CMP공정 시 저장전극의 쓰러지거나 과도하게 제거되는 것을 방지하여 저장전극 간에 브리지가 발생하는 것을 방지하고 그에 따른 반도체소자의 전기적 특성도 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 제조방법의 문제점을 나타낸 사진.
도 2a 내지 도 2c 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법에서 셀블럭에 형성되는 각 소자가 형성된 평면도.
도 3a 내지 도 3e 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 4 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
10 : 반도체기판 12 : 소자분리절연막
14 : 게이트전극 16 : 실리사이드막패턴
18 : 제1마스크절연막패턴 20 : 제1절연막 스페이서
22 : 콘택플러그 24 : 제1층간절연막
26 : 제2층간절연막 28 : 비트라인 콘택
29 : 비트라인 30 : 제2마스크절연막패턴
32 : 제2절연막 스페이서 34 : 제3층간절연막
36 : 제4층간절연막 38 : 저장전극 콘택
40 : 제1희생절연막 42 : 저장전극
44 : MPS막 46 : 제2희생절연막
50 : 더미 저장전극 콘택 110 : 셀 블록
120 : 가드링 게이트전극 130 : 더미 게이트전극
140 : 게이트전극 200 : 가드링 비트라인
210 : 더미 비트라인 220 : 리던던시 비트라인
230 : 비트라인 300 : 저장전극
310 : 더미 저장전극 320 : 가드링 저장전극
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
저장전극의 상부를 전기적으로 분리시키기 위한 화학적 기계적 연마공정 시 셀 블록 내부에 형성된 저장전극이 쓰러지거나 과도하게 식각되는 것을 방지하기 위하여 셀 블록의 가장자리에 형성되는 가드링 저장전극을 형성하는 반도체소자의 제조방법에 있어서,
상기 가드링 저장전극의 저부에 가드링 게이트전극, 가드링 비트라인 또는 저장전극 콘택 등의 하부구조물을 형성하여 셀 영역과 주변회로영역 간의 단차를 완화시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법에서 셀블럭에 형성되는 각 소자가 형성된 평면도이고, 도 3a 내지 도 3e 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 서로 연관지어 설명한다.
먼저, 도 2a 는 셀 블록 내에서 게이트전극을 형성한 평면도로서, 셀 블록(110)의 가장자리에 가드링 게이트전극(120)을 형성하고, 상기 가드링 게이트전극(120) 내측에 더미 게이트전극(130)을 형성한 다음, 상기 더미 게이트전극(130)의 내측으로 리던던시 게이트전극(도시 안됨)과 게이트전극(140)을 형성한 것을 도시한다. 이때, 상기 더미 게이트전극(130)의 형성은 생략될 수도 있다.
이하, 도 3a 내지 도 3d 는 상기 도 2a 의 선a-a' 단면을 도시한다.
반도체기판(10) 상에 소자분리절연막(12)을 형성하고, 게이트절연막(도시 안됨)을 형성하고, 게이트전극(14)과 소오스/드레인전극(도시않됨)으로 구성되는 모스 전계효과 트랜지스터를 형성한다. 이때, 상기 게이트전극(14)는 상부에 실리사이드층패턴(16)과 제1마스크절연막패턴(18)이 적층되고, 상기 제1마스크절연막패턴 (18), 시리사이드층패턴(16) 및 게이트전극(14)의 측벽에 제1절연막 스페이서(20)가 구비된다.
상기 공정 시 가드링 게이트전극(120)과 더미 게이트전극(130)을 동시에 형성하고, 상기 가드링 게이트전극(120)의 폭은 더미 게이트전극(130) 및 게이트전극(140) 보다 넓게 형성하거나 같은 크기로 형성할 수 있다.
상기 가드링 게이트전극(120)은 셀 블록(110)의 양쪽 가장자리에 한 개 또는 한 개 이상 형성할 수 있다.
다음, 전체표면 상부에 제1층간절연막(24)을 형성하고, 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 식각마스크를 사용하여 상기 제1층간절연막(24)을 제거하여 반도체기판(10)을 노출시킨다. 이때, 상기 식각마스크는 상기 가드링 게이트전극(120)과 더미 게이트전극(130) 사이는 노출시키지 않는다.
그 다음, 전체표면 상부에 도전층을 형성하고, 전면식각 또는 CMP공정을 실시하여 상기 반도체기판(10)에 접속되는 콘택플러그(22)를 형성한다. (도 3a 참조)
도 2b를 참조하면, 비트라인은 셀 블록에서 게이트전극과 수직인 방향으로 형성되고, 셀 블록의 가장자리에 가드링 비트라인(200)이 형성되고, 그 내측으로 가면서 더미 비트라인(210), 리던던시 비트라인(220), 비트라인(230) 순서로 형성된다. 이때, 상기 가드링 비트라인(200)은 셀 블록의 가장자리에 한 개 이상 형성할 수 있고, 폭은 비트라인(230) 또는 가드링 게이트전극(120)과 다른 키기로 형성하거나 같은 크기로 형성한다. 또한, 상기 더미 비트라인(210)의 형성은 생략될 수도 있다.
다음, 전체표면 상부에 상기 콘택플러그(22) 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀이 구비된 제2층간절연막(26)을 형성한다.
그 다음, 상기 비트라인 콘택홀을 통하여 상기 콘택플러그(22)와 접속되는 비트라인 콘택(28)을 형성한다. 이때, 상기 가드링 비트라인(200)이 형성될 부분에는 상기 콘택플러그(22)를 형성할 수도 있고, 형성하지 않을 수도 있다.
다음, 상기 비트라인 콘택(28)과 접속되는 비트라인(29)과 제2마스크절연막패턴(30)의 적층구조를 형성하고, 상기 적층구조의 측벽에 제2절연막 스페이서(32)를 형성한다.
그 다음, 전체표면 상부에 제3층간절연막(34)과 상기 제3층간절연막(34)과 식각선택비 차이를 갖는 제4층간절연막(36)을 순차적으로 형성한다.
다음, 상기 콘택플러그(22)에서 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 사용하여 상기 제4층간절연막(36), 제3층간절연막 (34) 및 제2층간절연막(26)을 식각하여 저장전극 콘택홀을 형성한다.
그 다음, 상기 저장전극 콘택홀을 통하여 상기 콘택플러그(22)와 접속되는 저장전극 콘택(38)을 형성한다. 이때, 상기 저장전극 콘택(38)은 가드링 저장전극이 형성될 부분에는 형성되지 않는다.
다음, 전체표면 상부에 저장전극을 형성하기 위한 제1희생절연막(40)을 형성한다. (도 3c 참조)
도 2c를 참조하면 셀 블록의 가장자리에 돌아가면서 가드링 저장전극(320)이 형성되고, 그 내측에 더미 저장전극(310)이 형성되며 중심부 쪽으로 저장전극(300)이 형성된다. 상기 가드링 저장전극(320)과 더미 저장전극(310) 사이에 리던던시 저장전극(도시 안됨)을 형성할 수 있으며, 상기 리던던시 저장전극을 형성하는 대신 상기 더미 저장전극(310)의 형성을 생략할 수도 있다.
상기 가드링 저장전극(320)의 폭은 가드링 게이트전극(120) 또는 가드링 비트라인(200)의 폭과 같은 크기로 형성할 수도 있으며, 다르게 형성할 수도 있다.
그 다음, 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 제1희생절연막(40)을 식각하여 상기 저장전극 콘택(38)을 노출시키는 트렌치를 형성한다.
다음, 전체표면 상부에 저장전극용 도전층을 형성하고, 상기 저장전극용 도전층 표면에 MPS막(44)을 형성한다.
그 다음, 전체표면 상부에 제2희생절연막(46)을 형성한 후, 상기 제2희생절연막(46), MPS막(44) 및 저장전극용 도전층을 CMP공정으로 제거하여 실린더형의 저장전극(42)을 형성한다. (도 3e 참조)
그 후, 저장전극(42) 내부와 저장전극(42) 간에 남아 있는 제2희생절연막(46)과 제1희생절연막(40)을 제거한다.
도 4 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 도 3a 및 도 3b 의 공정과 동일하게 실시하되, 셀 블록의 가장자리의 가드링 저장전극의 저부에도 저장전극 콘택(50)을 구비시키는 것을 도시한다. 이때, 저장전극 콘택(50)은 가드링 게이트전극의 상부에 형성된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 실린더형 저장전극 형성공정에서 셀 블록(cell block)의 가장자리에 형성되는 가드링 캐패시터(guardring capacitor)의 저부에 콘택플러그, 워드라인 또는 비트라인 등의 하부구조물을 구비시켜 저장전극 간을 분리하기 위한 화학적 기계적 연마 공정 시 셀영역과 주변회로영역 간의 단차에 의해 저장전극이 쓰러지거나, 그로 인하여 발생된 잔류물에 의해 소자 간에 브리지를 유발시키는 것을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (16)
- 저장전극의 상부를 전기적으로 분리시키기 위한 화학적 기계적 연마공정 시 셀 블록 내부에 형성된 저장전극이 쓰러지거나 과도하게 식각되는 것을 방지하기 위하여 셀 블록의 가장자리에 형성되는 가드링 저장전극을 형성하는 반도체소자의 제조방법에 있어서,상기 가드링 저장전극의 저부에 가드링 게이트전극, 가드링 비트라인 또는 저장전극 콘택 등의 하부구조물을 형성하여 셀 영역과 주변회로영역 간의 단차를 완화시키는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 셀 블록의 가장자리로부터 중심부 쪽으로 가드링 게이트전극, 더미 게이트전극, 리던던시 게이트전극 및 게이트전극이 순차적으로 구비되어 있는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 게이트전극과 더미 게이트전극 사이에 리던던시 게이트전극의 형성을 생략하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 가드링 게이트전극과 더미 게이트전극 사이에는 콘택플러그를 형성하지 않는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 가드링 게이트전극의 폭은 게이트전극의 폭과 같은 크기로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 가드링 게이트전극의 폭은 게이트전극의 폭과 다른 크기로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 셀 블록의 가장자리로부터 중심부 쪽으로 가드링 비트라인, 더미 비트라인, 리던던시 비트라인 및 비트라인이 순차적으로 구비되어 있는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 7 항에 있어서,상기 비트라인과 더미 비트라인 사이에 리던던시 비트라인의 형성을 생략하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 7 항에 있어서,상기 가드링 비트라인과 더미 비트라인 사이에는 저장전극 콘택을 형성하지 않는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 7 항에 있어서,상기 가드링 비트라인의 폭은 비트라인의 폭과 같은 크기로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 7 항에 있어서,상기 가드링 비트라인의 폭은 비트라인의 폭과 다른 크기로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항 또는 제 7 항에 있어서,상기 가드링 비트라인의 폭은 가드링 게이트전극의 폭과 같은 크기로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항 또는 제 7 항에 있어서,상기 가드링 비트라인의 폭은 가드링 게이트전극의 폭과 다른 크기로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 가드링 저장전극의 폭은 가드링 게이트전극 또는 가드링 비트라인의 폭과 같은 크기로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 가드링 저장전극의 폭은 가드링 게이트전극 또는 가드링 비트라인의 폭과 다른 크기로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 하부구조물에서 저장전극 콘택은 상기 가드링 게이트전극 상부에 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR100416608B1 (ko) * | 2002-01-16 | 2004-02-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 제조방법 |
| KR100876842B1 (ko) * | 2006-10-02 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7651894B2 (en) | 2006-10-02 | 2010-01-26 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
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