JPH08181290A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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JPH08181290A
JPH08181290A JP6320128A JP32012894A JPH08181290A JP H08181290 A JPH08181290 A JP H08181290A JP 6320128 A JP6320128 A JP 6320128A JP 32012894 A JP32012894 A JP 32012894A JP H08181290 A JPH08181290 A JP H08181290A
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JP
Japan
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electrode
capacitor
cylindrical
forming
contact hole
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JP6320128A
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English (en)
Inventor
Yoshitaka Fujiishi
義隆 藤石
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 プレート電極の引き出し線用のコンタクトホ
ールを精度よく形成できる半導体装置を得る。 【構成】 プレート電極９の引き出し線用の第１のコン
タクトホール２３の形成位置のプレート電極９の下部に
第１のコンタクトホール２３形成時のストッパーとして
の筒型のダミーノード電極２２を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、筒型キャパシタを備
えたメモリセルのプレート電極の引き出し線用のコンタ
クトホールを精度よく形成する半導体装置および半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】図８は従来の半導体装置の構成を示す断
面図である。図において、１は半導体基板、２はこの半
導体基板１上に設けられた素子分離領域、３は半導体基
板１に設けられた不純物領域、４は半導体基板１上にゲ
ート絶縁膜（図示せず）を介して形成されたゲート電
極、５はこのゲート電極４を覆うように形成された第１
の層間絶縁膜、６はこの第１の層間絶縁膜５を不純物領
域３に至るまでエッチングして形成されたコンタクトホ
ールを介して設けられ例えばタングステンポリサイドか
らなるビット線である。
【０００３】７はビット線６を覆うように形成された第
２の層間絶縁膜、８は第１および第２の層間絶縁膜５，
７を不純物領域３に至るまでエッチングして形成された
コンタクトホールを介して設けられ例えばポリシリコン
からなる筒型のノード電極、９はこのノード電極８上に
キャパシタ絶縁膜（図示せず）を介して形成された例え
ばポリシリコンからなるプレート電極、１０は半導体装
置のメモリセル部Ａと周辺回路部Ｂとの境目に形成され
たノード電極残部、１１はこのノード電極残部１０上に
形成された酸化膜である。
【０００４】１２はプレート電極９を覆うように形成さ
れた第３の層間絶縁膜、１３はプレート電極９の引き出
し線用に第３の層間絶縁膜１２に形成された第１のコン
タクトホール、１４は周辺回路部Ｂにて不純物領域３と
コンタクトをとるために第１ないし第３の層間絶縁膜
５，７，１２および酸化膜１１がエッチングされて形成
された第２のコンタクトホールである。
【０００５】次に上記のように構成された従来の半導体
装置の製造方法について、図８ないし図１１に基づいて
説明する。まず、半導体基板１の表面の所定領域にＬＯ
ＣＯＳ法を用いて素子分離領域２を形成し、素子分離領
域２で囲まれた半導体基板１上にゲート絶縁膜を介して
ゲート電極４を形成する。そして、ゲート電極４および
素子分離領域２をマスクとして、半導体基板１の表面
に、不純物をイオン注入して不純物領域３を形成する。
次に、ゲート電極４を覆うように第１の層間絶縁膜５を
積層する（図９（ａ））。
【０００６】次に、第１の層間絶縁膜５を不純物領域３
に至るまでエッチングしコンタクトホールを形成する。
次に、第１の層間絶縁膜５上に例えばタングステンシリ
サイド層を積層し、これを写真製版とエッチングとによ
りパターニングして不純物領域３と電気的に接続された
ビット線６を形成する（図９（ｂ））。
【０００７】次に、ビット線６を覆うように第２の層間
絶縁膜７を形成する。次に、第１および第２の層間絶縁
膜５，７を不純物領域３に至るまでエッチングしてコン
タクトホールを形成する。次に、第２の層間絶縁膜７上
に導電層１５を積層する（図９（ｃ））。次に、この導
電層１５の周辺回路部Ｂにあたる部分をエッチングして
必要な導電層１５ａを形成する（図９（ｄ））。
【０００８】次に、導電層１５ａ上に酸化膜１６を形成
し、この上にレジストを塗布し、写真製版技術などを用
いて所定形状にパターニングし、第１のレジスト膜１７
を形成する（図１０（ａ））。この際、メモリセル部Ａ
と周辺回路部Ｂとの境目の導電層１５ａは、パターニン
グ時のズレを考慮にいれ若干残るように第１のレジスト
膜１７のパターニングがとられている。
【０００９】次に、第１のレジスト膜１７をマスクとし
て酸化膜１６をエッチングした後、第１のレジスト膜１
７を除去する。次に、このパターニングされた酸化膜１
６ａをマスクとして導電層１５ａを選択的に除去する。
これにより、ノード電極の一部１８およびノード電極残
部の一部１８ａが形成される（図１０（ｂ））。次に、
酸化膜１６ａおよび第２の層間絶縁膜７上に導電膜１９
を積層する（図１０（ｃ））。次に導電膜１９の異方性
エッチングを行い、酸化膜１６ａの側面に形成された導
電膜１９のみを残し、筒型のノード電極８およびノード
電極残部１０を形成する（図１１（ａ））。
【００１０】次に、第２のレジスト膜２０および第３の
レジスト膜２１を塗布し、筒型のノード電極８の筒内の
酸化膜１６ａのみ露出させる（図１１（ｂ））。次に、
ノード電極８の筒内の酸化膜１６ａを除去する。この
際、周辺回路部Ｂ上には酸化膜１１が残ることとなる。
次に、ノード電極８上にキャパシタ絶縁膜（図示せず）
およびプレート電極９を順次積層させ所定形状にパター
ニングする（図１１（ｃ））。
【００１１】次に、プレート電極９を覆うように第３の
層間絶縁膜１２を形成する。次に、プレート電極９の引
き出し線用の第１のコンタクトホール１３および、周辺
回路部Ｂの不純物領域３に至るまでの第２のコンタクト
ホール１４を同時に形成する（図８）。この際、前者は
第３の層間絶縁膜１２のみのエッチング、また、後者は
第１ないし第３の層間絶縁膜５，７，１２および酸化膜
１１のエッチングにて形成されている。
【００１２】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成され、第１のコンタクトホール１３と第
２のコンタクトホール１４との形成位置におけるエッチ
ング量の差が非常に大きいため、第１のコンタクトホー
ル１３は各層間絶縁膜５，７，１２とのエッチング選択
比が約１０であるプレート電極９すらも突き抜け、オー
バーエッチされてしまい、プレート電極９の引き出し線
の精度が低下し、延いては半導体装置が不良になるとい
う問題点があった。
【００１３】この発明は上記のような問題点を解消する
ためになされたもので、プレート電極の引き出し線用の
コンタクトホールを精度よく形成できる半導体装置およ
び半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る請求項１
の半導体装置は、トランジスタと筒型のキャパシタとか
らなるメモリセルを備え、キャパシタのプレート電極の
引き出し線用のコンタクトホールの形成位置のプレート
電極の下部にコンタクトホール形成時のストッパーとし
ての筒型のダミーノード電極を備えたものである。
【００１５】また、この発明に係る請求項２の半導体装
置は、請求項１において、ダミーノード電極の径を所定
寸法以下としダミーノード電極の筒内がプレート電極に
て埋められているものである。
【００１６】また、この発明に係る請求項３の半導体装
置は、請求項１において、ダミーノード電極を少なくと
も２つ備え、２つのダミーノード電極を近接して配設す
ることにより２つのダミーノード電極間がプレート電極
にて埋められているものである。
【００１７】また、この発明に係る請求項４の半導体装
置は、トランジスタと筒型のキャパシタとからなるメモ
リセルを備え、キャパシタのプレート電極の引き出し線
用のコンタクトホールの形成位置のプレート電極の下部
にコンタクトホール形成時のストッパーとしてのダミー
ビット線を備えたものである。
【００１８】また、この発明に係る請求項５の半導体装
置は、トランジスタと筒型のキャパシタとからなるメモ
リセルを備え、キャパシタのプレート電極の引き出し線
用のコンタクトホールの形成位置のプレート電極の下部
にコンタクトホール形成時のストッパーとしての部分筒
型のダミーノード電極を備えたものである。
【００１９】また、この発明に係る請求項６の半導体装
置の製造方法は、メモリセルを構成する筒型のノード電
極形成時に筒型のダミーノード電極を形成し、ノード電
極およびダミーノード電極上にキャパシタ絶縁膜および
プレート電極を順次積層して筒型のキャパシタを形成
し、キャパシタを覆うように層間絶縁膜を積層する。そ
して、層間絶縁膜をプレート電極に至るまでエッチング
してコンタクトホールを形成し、この形成時にダミーノ
ード電極をストッパーとするものである。
【００２０】また、この発明に係る請求項７の半導体装
置の製造方法は、メモリセルを構成する筒型のノード電
極形成時に径が所定寸法より小さい筒型のダミーノード
電極を形成し、ノード電極およびダミーノード電極上に
キャパシタ絶縁膜およびプレート電極を順次積層して筒
型のキャパシタを形成するとともに上記ダミーノード電
極の筒内に上記プレート電極が埋め込まれる。そして、
キャパシタを覆うように層間絶縁膜を積層し、層間絶縁
膜をプレート電極に至るまでエッチングしてコンタクト
ホールを形成し、この形成時にダミーノード電極および
上記ダミーノード電極の筒内に埋め込まれた上記プレー
ト電極をストッパーとするものである。
【００２１】また、この発明に係る請求項８の半導体装
置の製造方法は、メモリセルを構成する筒型のノード電
極形成時に２つの筒型のダミーノード電極を近接させて
形成し、ノード電極およびダミーノード電極上にキャパ
シタ絶縁膜およびプレート電極を順次積層して筒型のキ
ャパシタを形成するとともに上記ダミーノード電極間に
上記プレート電極が埋め込まれる。そして、キャパシタ
を覆うように層間絶縁膜を積層し、層間絶縁膜を上記プ
レート電極に至るまでエッチングしてコンタクトホール
を形成し、この形成時にダミーノード電極間に埋め込ま
れた上記プレート電極をストッパーとするものである。
【００２２】また、この発明に係る請求項９の半導体装
置の製造方法は、メモリセルを構成するビット線形成時
にダミービット線を形成し、ビット線および上記ダミー
ビット線を覆うように第１の層間絶縁膜を積層した後筒
型のキャパシタを形成する。そして、キャパシタを覆う
ように第２の層間絶縁膜を積層し、第２の層間絶縁膜を
プレート電極に至るまでエッチングしてコンタクトホー
ルを形成し、この形成時にダミービット線をストッパー
とするものである。
【００２３】また、この発明に係る半導体装置の製造方
法は、メモリセルを構成する筒型のノード電極形成時に
部分筒型のダミーノード電極を形成し、ノード電極およ
びダミーノード電極上にキャパシタ絶縁膜およびプレー
ト電極を順次積層して筒型のキャパシタを形成し、キャ
パシタを覆うように層間絶縁膜を積層する。そして、層
間絶縁膜をプレート電極に至るまでエッチングしてコン
タクトホールを形成し、この形成時にダミーノード電極
をストッパーとするものである。
【００２４】
【作用】この発明の請求項１における半導体装置のダミ
ーノード電極は、プレート電極の引き出し線用のコンタ
クトホールの形成時にオーバーエッチを防止する。
【００２５】また、この発明の請求項２における半導体
装置のダミーノード電極の筒内のプレート電極は、プレ
ート電極の引き出し線用のコンタクトホールの形成時の
オーバーエッチを防止する。
【００２６】また、この発明の請求項３における半導体
装置の２つのダミーノード電極間のプレート電極は、プ
レート電極の引き出し線用のコンタクトホールの形成時
のオーバーエッチを防止する。
【００２７】また、この発明の請求項４における半導体
装置のダミービット線は、プレート電極の引き出し線用
のコンタクトホールの形成時にオーバーエッチを防止す
る。
【００２８】また、この発明の請求項５における半導体
装置のダミーノード電極は、プレート電極の引き出し線
用のコンタクトホールの形成時にオーバーエッチを防止
する。
【００２９】また、この発明の請求項６における半導体
装置の製造方法は、メモリセルを構成する筒型のノード
電極形成時に筒型のダミーノード電極を形成し、ノード
電極およびダミーノード電極上にキャパシタ絶縁膜およ
びプレート電極を順次積層して筒型のキャパシタを形成
し、キャパシタを覆うように層間絶縁膜を積層する。そ
して、層間絶縁膜をプレート電極に至るまでエッチング
してコンタクトホールを形成し、この形成時にダミーノ
ード電極をストッパーとするので、ダミーノード電極
は、プレート電極の引き出し線用のコンタクトホールの
形成時にオーバーエッチを防止する。
【００３０】また、この発明の請求項７における半導体
装置の製造方法は、メモリセルを構成する筒型のノード
電極形成時に径が所定寸法より小さい筒型のダミーノー
ド電極を形成し、ノード電極およびダミーノード電極上
にキャパシタ絶縁膜およびプレート電極を順次積層して
筒型のキャパシタを形成するとともにダミーノード電極
の筒内にプレート電極が埋め込まれる。そして、キャパ
シタを覆うように層間絶縁膜を積層し、層間絶縁膜をプ
レート電極に至るまでエッチングしてコンタクトホール
を形成し、この形成時にダミーノード電極および上記ダ
ミーノード電極の筒内に埋め込まれた上記プレート電極
をストッパーとするので、ダミーノード電極およびダミ
ーノード電極の筒内のプレート電極は、プレート電極の
引き出し線用のコンタクトホールの形成時のオーバーエ
ッチを防止する。
【００３１】また、この発明の請求項８における半導体
装置の製造方法は、メモリセルを構成する筒型のノード
電極形成時に２つの筒型のダミーノード電極を近接させ
て形成し、ノード電極およびダミーノード電極上にキャ
パシタ絶縁膜およびプレート電極を順次積層して筒型の
キャパシタを形成するとともに上記ダミーノード電極間
に上記プレート電極が埋め込まれる。そして、キャパシ
タを覆うように層間絶縁膜を積層し、層間絶縁膜をプレ
ート電極に至るまでエッチングしてコンタクトホールを
形成し、この形成時にダミーノード電極間に埋め込まれ
たプレート電極をストッパーとするので、２つのダミー
ノード電極間のプレート電極は、プレート電極の引き出
し線用のコンタクトホールの形成時のオーバーエッチを
防止する。
【００３２】また、この発明の請求項９における半導体
装置の製造方法は、メモリセルを構成するビット線形成
時にダミービット線を形成し、ビット線およびダミービ
ット線を覆うように第１の層間絶縁膜を積層した後筒型
のキャパシタを形成し、キャパシタを覆うように第２の
層間絶縁膜を積層する。そして、第２の層間絶縁膜をプ
レート電極に至るまでエッチングしてコンタクトホール
を形成し、この形成時にダミービット線をストッパーと
するので、ダミービット線は、プレート電極の引き出し
線用のコンタクトホールの形成時にオーバーエッチを防
止する。
【００３３】また、この発明の請求項１０における半導
体装置の製造方法は、メモリセルを構成する筒型のノー
ド電極形成時に部分筒型のダミーノード電極を形成し、
ノード電極およびダミーノード電極上にキャパシタ絶縁
膜およびプレート電極を順次積層して筒型のキャパシタ
を形成し、キャパシタを覆うように層間絶縁膜を積層す
る。そして、層間絶縁膜をプレート電極に至るまでエッ
チングしてコンタクトホールを形成し、この形成時にダ
ミーノード電極をストッパーとするので、ダミーノード
電極は、プレート電極の引き出し線用のコンタクトホー
ルの形成時にオーバーエッチを防止する。
【００３４】
【実施例】
実施例１．以下、この発明の実施例を図について説明す
る。図１はこの発明の実施例１における半導体装置の構
成を示す断面図である。図において、従来の場合と同様
の部分は同一符号を付して説明を省略する。２２は半導
体装置のメモリセル部Ａと周辺回路部Ｂとの境目に形成
された筒型のダミーノード電極、２３はプレート電極９
の引き出し線用にダミーノード電極２２上の第３の層間
絶縁膜１２に形成された第１のコンタクトホール、２４
は周辺回路部Ｂにて不純物領域３とコンタクトをとるた
めに第１ないし第３の層間絶縁膜５，７，１２がエッチ
ングされて形成された第２のコンタクトホールである。
【００３５】次いで上記のように構成された実施例１の
半導体装置の製造方法について、図１ないし図３にもと
づいて説明する。まず従来の場合と同様に、半導体基板
１の表面の所定領域にＬＯＣＯＳ法を用いて素子分離領
域２を形成し、素子分離領域２で囲まれた半導体基板１
上にゲート絶縁膜を介してゲート電極４を形成する。そ
して、ゲート電極４および素子分離領域２をマスクとし
て、半導体基板１の表面に、不純物をイオン注入して不
純物領域３を形成する。次に、ゲート電極４を覆うよう
に第１の層間絶縁膜５を積層する。
【００３６】次に、第１の層間絶縁膜５を不純物領域３
に至るまでエッチングしコンタクトホールを形成する。
次に、第１の層間絶縁膜５上に導電層を積層し、これを
写真製版とエッチングとによりパターニングして不純物
領域３と電気的に接続されたビット線６を形成する。
【００３７】次に、ビット線６を覆うように第２の層間
絶縁膜７を形成する。次に、第１および第２の層間絶縁
膜５，７を不純物領域３に至るまでエッチングしてコン
タクトホールを形成する。次に、第２の層間絶縁膜７上
に従来と同様に図９（ｄ）に示すように導電層１５を積
層する。
【００３８】次に、導電層１５上に酸化膜２６を形成
し、この上にレジストを塗布し、写真製版技術などを用
いて所定形状にパターニングし、第１のレジスト膜２７
を形成する（図２（ａ））。この際、第１のレジスト膜
２７は、後述するダミーノード電極２２用にメモリセル
部Ａと周辺回路部Ｂとの境目部分にも形成されている。
【００３９】次に、第１のレジスト膜２７をマスクとし
て酸化膜２６をエッチングした後、第１のレジスト膜２
７を除去する。次に、このパターニングされた酸化膜２
６ａをマスクとして導電層１５を選択的に除去する。こ
れにより、ノード電極の一部２８およびダミーノード電
極の一部２８ａが形成される（図２（ｂ））。次に、酸
化膜２６ａおよび第２の層間絶縁膜７上に導電膜２９を
積層する（図２（ｃ））。次に導電膜２９の異方性エッ
チングを行い、酸化膜２６ａの側面に形成された導電膜
２９のみを残し、筒型のノード電極８およびダミーノー
ド電極２２を形成する（図３（ａ））。
【００４０】次に、第２のレジスト膜３０塗布し、筒型
のノード電極８およびダミーノード電極２２の筒内の酸
化膜２６ａを露出させる（図３（ｂ））。次に、酸化膜
２６ａを除去する。次に、ノード電極８およびダミーノ
ード電極２２上にキャパシタ絶縁膜（図示せず）および
プレート電極９を順次積層させ所定形状にパターニング
する（図３（ｃ））。
【００４１】次に、プレート電極９を覆うように第３の
層間絶縁膜１２を形成する。次に、プレート電極９の引
き出し線用の第１のコンタクトホール２３および、周辺
回路部Ｂの不純物領域３に至るまでの第２のコンタクト
ホール２４を同時に形成する（図１）。この際、前者は
第３の層間絶縁膜１２のみのエッチング、また、後者は
第１ないし第３の層間絶縁膜５，７，１２のエッチング
にて形成されている。
【００４２】上記のように構成された実施例１の半導体
装置は、プレート電極９の引き出し線用の第１のコンタ
クトホール２３の形成時に、プレート電極９の下部に各
層間絶縁膜５，７，１２とのエッチング選択比が約１０
であるダミーノード電極２２があるため、プレート電極
９を突き抜けたとしてもこれがストッパーとなりオーバ
ーエッチされることを防止するので精度のよい第１のコ
ンタクトホール２３を形成することができる。
【００４３】また、筒型のダミーノード電極２２を形成
するので従来のように周辺回路部Ｂ上に酸化膜１１を残
す必要がなく、第１および第２のコンタクトホール２
３，２４形成時のエッチング量の差が緩和され第１のコ
ンタクトホール２３は、より一層オーバーエッチされに
くくなる。
【００４４】また、筒型のダミーノード電極２２をメモ
リセル部Ａと周辺回路部Ｂとの境目に形成するため、メ
モリセル部Ａと周辺回路部Ｂとの境目でのパターニング
などのズレを考慮したマージンをこのダミーノード電極
２２にて調整することができるので、製造工程を従来よ
り簡略化することができる。
【００４５】実施例２．上記実施例１ではダミーノード
電極２２をノード電極８の所定寸法とほぼ同様に形成す
る例を示したけれども、これに限られることなく、例え
ば筒型のダミーノード電極３１をノード電極８の所定寸
法より小さく形成するようにすれば、図４に示すように
ダミーノード電極３１の筒内はプレート電極９ａにて埋
め込まれることとなる。
【００４６】よって、ダミーノード電極３１の筒内に第
１のコンタクトホール３２を形成するとき、ダミーノー
ド電極３１の高さ分プレート電極９ａが埋まっているた
め、上記実施例１より一層オーバーエッチされにくくな
る。また、プレート電極９ａは中心部がくぼんだ形にて
形成されるため、第１のコンタクトホール３２内に形成
される引き出し線とプレート電極９ａとの接触面積が増
大し、コンタクト抵抗を低減させるという効果も得るこ
とができる。
【００４７】実施例３．上記実施例１ではダミーノード
電極２２を１つ設ける例を示したけれども、これに限ら
れることはなく、例えば２つのダミーノード電極３３，
３４を近接するように形成すれば、図５に示すように２
つのダミーノード電極３３，３４間はプレート電極９ｂ
にて埋められることとなる。そして、この２つのダミー
ノード電極３３，３４間上に第１のコンタクトホール３
５を形成する。上記のように構成された実施例３の半導
体装置は、上記実施例２と同様の効果を奏することがで
きる。
【００４８】実施例４．図６は、この発明の実施例４に
おける半導体装置の構成を示す断面図である。図におい
て、従来の場合と同様の部分は同一符号を付して説明を
省略する。３６はプレート電極９の引き出し線用の第１
のコンタクトホール３７の下部にビット線６形成時に同
時に形成されたダミービット線である。
【００４９】上記のように構成された実施例４の半導体
装置は、第１のコンタクトホール３７の形成時に、プレ
ート電極９の下部に各層間絶縁膜５，７，１２とのエッ
チング選択比が約３０であるダミービット線３６がある
ため、プレート電極９を突き抜けたとしてもこれがスト
ッパーとなりオーバーエッチされることを防止するの
で、精度のよい第１のコンタクトホール３７を形成する
ことができる。
【００５０】実施例５．図７はこの発明の実施例５にお
ける半導体装置の構成を示す断面図である。図におい
て、従来の場合と同様の部分は同一符号を付して説明を
省略する。３８はプレート電極９の引き出し線用の第１
のコンタクトホール３９の下部にノード電極８形成時に
同時に形成された部分筒型のダミーノード電極である。
これは従来の場合のようなノード電極残部１０を故意に
残すように形成して利用したものである。
【００５１】上記のように構成された実施例５の半導体
装置は、第１のコンタクトホール３９の形成時に、プレ
ート電極９の下部に各層間絶縁膜５，７，１２とのエッ
チング選択比が約１０であるダミーノード電極３８があ
るため、プレート電極９を突き抜けたとしてもこれがス
トッパーとなりオーバーエッチされることを防止するの
で、精度のよい第１のコンタクトホール３９を形成する
ことができる。
【００５２】実施例６．上記実施例４ではダミービット
線３６を単独で形成する例を示したけれども、上記各実
施例のダミーノード電極の下部にダミービット線を設け
るようにすれば２重のストッパーとなり、より一層オー
バーエッチされにくくなるためプレート電極の引き出し
線用のコンタクトホールの信頼性がより一層向上するこ
とは言うまでもない。
【００５３】
【発明の効果】以上のように、この発明の請求項１によ
れば、トランジスタと筒型のキャパシタとからなるメモ
リセルを備え、キャパシタのプレート電極の引き出し線
用のコンタクトホールの形成位置のプレート電極の下部
にコンタクトホール形成時のストッパーとしての筒型の
ダミーノード電極を備えるようにしたので、プレート電
極の引き出し線用のコンタクトホールが精度よく形成で
きる半導体装置を提供することが可能である。
【００５４】また、この発明の請求項２によれば、請求
項１において、ダミーノード電極の径を所定寸法以下と
しダミーノード電極の筒内がプレート電極にて埋められ
ているので、プレート電極の引き出し線用のコンタクト
ホールがより一層精度よく形成できる半導体装置を提供
することが可能である。
【００５５】また、この発明の請求項３によれば、請求
項１において、ダミーノード電極を少なくとも２つ備
え、２つのダミーノード電極を近接して配設することに
より２つのダミーノード電極間がプレート電極にて埋め
られているので、プレート電極の引き出し線用のコンタ
クトホールがより一層精度よく形成できる半導体装置を
提供することが可能である。
【００５６】また、この発明の請求項４によれば、トラ
ンジスタと筒型のキャパシタとからなるメモリセルを備
え、キャパシタのプレート電極の引き出し線用のコンタ
クトホールの形成位置のプレート電極の下部にコンタク
トホール形成時のストッパーとしてのダミービット線を
備えるようにしたので、プレート電極の引き出し線用の
コンタクトホールが精度よく形成できる半導体装置を提
供することが可能である。
【００５７】また、この発明の請求項５によれば、トラ
ンジスタと筒型のキャパシタとからなるメモリセルを備
え、キャパシタのプレート電極の引き出し線用のコンタ
クトホールの形成位置のプレート電極の下部にコンタク
トホール形成時のストッパーとしての部分筒型のダミー
ノード電極を備えるようにしたので、プレート電極の引
き出し線用のコンタクトホールが精度よく形成できる半
導体装置を提供することが可能である。
【００５８】また、この発明の請求項６によれば、メモ
リセルを構成する筒型のノード電極形成時に筒型のダミ
ーノード電極を形成し、ノード電極およびダミーノード
電極上にキャパシタ絶縁膜およびプレート電極を順次積
層して筒型のキャパシタを形成し、キャパシタを覆うよ
うに層間絶縁膜を積層する。そして、層間絶縁膜をプレ
ート電極に至るまでエッチングしてコンタクトホールを
形成し、この形成時にダミーノード電極をストッパーと
するようにしたので、プレート電極の引き出し線用のコ
ンタクトホールが精度よく形成できる半導体装置の製造
方法を提供することが可能である。
【００５９】また、この発明の請求項７によれば、メモ
リセルを構成する筒型のノード電極形成時に径が所定寸
法より小さい筒型のダミーノード電極を形成し、ノード
電極およびダミーノード電極上にキャパシタ絶縁膜およ
びプレート電極を順次積層して筒型のキャパシタを形成
するとともに上記ダミーノード電極の筒内に上記プレー
ト電極が埋め込まれる。そして、キャパシタを覆うよう
に層間絶縁膜を積層し、層間絶縁膜をプレート電極に至
るまでエッチングしてコンタクトホールを形成し、この
形成時にダミーノード電極およびダミーノード電極の筒
内に埋め込まれたプレート電極をストッパーとするの
で、プレート電極の引き出し線用のコンタクトホールが
より一層精度よく形成できる半導体装置の製造方法を提
供することが可能である。
【００６０】また、この発明の請求項８によれば、メモ
リセルを構成する筒型のノード電極形成時に２つの筒型
のダミーノード電極を近接させて形成し、ノード電極お
よびダミーノード電極上にキャパシタ絶縁膜およびプレ
ート電極を順次積層して筒型のキャパシタを形成すると
ともに上記ダミーノード電極間に上記プレート電極が埋
め込まれる。そして、キャパシタを覆うように層間絶縁
膜を積層し、層間絶縁膜をプレート電極に至るまでエッ
チングしてコンタクトホールを形成し、この形成時にダ
ミーノード電極間に埋め込まれたプレート電極をストッ
パーとするので、プレート電極の引き出し線用のコンタ
クトホールがより一層精度よく形成できる半導体装置の
製造方法を提供することが可能である。
【００６１】また、この発明の請求項９によれば、メモ
リセルを構成するビット線形成時にダミービット線を形
成し、ビット線およびダミービット線を覆うように第１
の層間絶縁膜を積層した後筒型のキャパシタを形成し、
キャパシタを覆うように第２の層間絶縁膜を積層する。
そして、第２の層間絶縁膜をプレート電極に至るまでエ
ッチングしてコンタクトホールを形成し、この形成時に
ダミービット線をストッパーとするようにしたので、プ
レート電極の引き出し線用のコンタクトホールが精度よ
く形成できる半導体装置の製造方法を提供することが可
能である。
【００６２】また、この発明の請求項１０によれば、メ
モリセルを構成する筒型のノード電極形成時に部分筒型
のダミーノード電極を形成し、ノード電極およびダミー
ノード電極上にキャパシタ絶縁膜およびプレート電極を
順次積層して筒型のキャパシタを形成し、キャパシタを
覆うように層間絶縁膜を積層する。そして、層間絶縁膜
をプレート電極に至るまでエッチングしてコンタクトホ
ールを形成し、この形成時にダミーノード電極をストッ
パーとするようにしたので、プレート電極の引き出し線
用のコンタクトホールが精度よく形成できる半導体装置
の製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】 この発明の実施例１における半導体装置の構
成を示す断面図である。
【図２】 図１に示す半導体装置の製造工程における一
工程を示す断面図である。
【図３】 図１に示す半導体装置の製造工程における一
工程を示す断面図である。
【図４】 この発明の実施例２における半導体装置の構
成を示す断面図である。
【図５】 この発明の実施例３における半導体装置の構
成を示す断面図である。
【図６】 この発明の実施例４における半導体装置の構
成を示す断面図である。
【図７】 この発明の実施例５における半導体装置の構
成を示す断面図である。
【図８】 従来の半導体装置の構成を示す断面図であ
る。
【図９】 図８に示す半導体装置の製造工程における一
工程を示す断面図である。
【図１０】 図８に示す半導体装置の製造工程における
一工程を示す断面図である。
【図１１】 図８に示す半導体装置の製造工程における
一工程を示す断面図である。
【符号の説明】
１ 半導体基板、６ ビット線、８ ノード電極、９，
９ａ，９ｂ プレート電極、２２，３１，３３，３４，
３８ ダミーノード電極、２３，３２，３５，３７ 第
１のコンタクトホール、３６ ダミービット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ｄ 7735−4Ｍ ６８１ Ｆ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 トランジスタと筒型のキャパシタとから
    なるメモリセルを備えた半導体装置において、上記キャ
    パシタのプレート電極の引き出し線用のコンタクトホー
    ルの形成位置の上記プレート電極の下部に上記コンタク
    トホール形成時のストッパーとしての筒型のダミーノー
    ド電極を備えたことを特徴とする半導体装置。
  2. 【請求項２】 ダミーノード電極の径を所定寸法以下と
    し上記ダミーノード電極の筒内がプレート電極にて埋め
    られていることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】 ダミーノード電極を少なくとも２つ備
    え、２つの上記ダミーノード電極を近接して配設するこ
    とにより２つの上記ダミーノード電極間がプレート電極
    にて埋められていることを特徴とする請求項１記載の半
    導体装置。
  4. 【請求項４】 トランジスタと筒型のキャパシタとから
    なるメモリセルを備えた半導体装置において、上記キャ
    パシタのプレート電極の引き出し線用のコンタクトホー
    ルの形成位置の上記プレート電極の下部に上記コンタク
    トホール形成時のストッパーとしてのダミービット線を
    備えたことを特徴とする半導体装置。
  5. 【請求項５】 トランジスタと筒型のキャパシタとから
    なるメモリセルを備えた半導体装置において、上記キャ
    パシタのプレート電極の引き出し線用のコンタクトホー
    ルの形成位置の上記プレート電極の下部に上記コンタク
    トホール形成時のストッパーとしての部分筒型のダミー
    ノード電極を備えたことを特徴とする半導体装置。
  6. 【請求項６】 トランジスタと筒型のキャパシタとから
    なるメモリセルを形成する半導体装置の製造方法におい
    て、上記メモリセルを構成する筒型のノード電極形成時
    に筒型のダミーノード電極を形成する工程と、上記ノー
    ド電極および上記ダミーノード電極上にキャパシタ絶縁
    膜およびプレート電極を順次積層して上記筒型のキャパ
    シタを形成する工程と、上記キャパシタを覆うように層
    間絶縁膜を積層する工程と、上記層間絶縁膜を上記プレ
    ート電極に至るまでエッチングしてコンタクトホールを
    形成し、この形成時に上記ダミーノード電極をストッパ
    ーとする工程とを備えたことを特徴とする半導体装置の
    製造方法。
  7. 【請求項７】 トランジスタと筒型のキャパシタとから
    なるメモリセルを形成する半導体装置の製造方法におい
    て、上記メモリセルを構成する筒型のノード電極形成時
    に径が所定寸法より小さい筒型のダミーノード電極を形
    成する工程と、上記ノード電極および上記ダミーノード
    電極上にキャパシタ絶縁膜およびプレート電極を順次積
    層して上記筒型のキャパシタを形成するとともに上記ダ
    ミーノード電極の筒内に上記プレート電極が埋め込まれ
    る工程と、上記キャパシタを覆うように層間絶縁膜を積
    層する工程と、上記層間絶縁膜を上記プレート電極に至
    るまでエッチングしてコンタクトホールを形成し、この
    形成時に上記ダミーノード電極および上記ダミーノード
    電極の筒内に埋め込まれた上記プレート電極をストッパ
    ーとする工程とを備えたことを特徴とする半導体装置の
    製造方法。
  8. 【請求項８】 トランジスタと筒型のキャパシタとから
    なるメモリセルを形成する半導体装置の製造方法におい
    て、上記メモリセルを構成する筒型のノード電極形成時
    に２つの筒型のダミーノード電極を近接させて形成する
    工程と、上記ノード電極および上記ダミーノード電極上
    にキャパシタ絶縁膜およびプレート電極を順次積層して
    上記筒型のキャパシタを形成するとともに上記ダミーノ
    ード電極間に上記プレート電極が埋め込まれる工程と、
    上記キャパシタを覆うように層間絶縁膜を積層する工程
    と、上記層間絶縁膜を上記プレート電極に至るまでエッ
    チングしてコンタクトホールを形成し、この形成時に上
    記ダミーノード電極間に埋め込まれた上記プレート電極
    をストッパーとする工程とを備えたことを特徴とする半
    導体装置の製造方法。
  9. 【請求項９】 トランジスタと筒型のキャパシタとから
    なるメモリセルを形成する半導体装置の製造方法におい
    て、上記メモリセルを構成するビット線形成時にダミー
    ビット線を形成する工程と、上記ビット線および上記ダ
    ミービット線を覆うように第１の層間絶縁膜を積層した
    後上記筒型のキャパシタを形成する工程と、上記キャパ
    シタを覆うように第２の層間絶縁膜を積層する工程と、
    上記第２の層間絶縁膜を上記プレート電極に至るまでエ
    ッチングしてコンタクトホールを形成し、この形成時に
    上記ダミービット線をストッパーとする工程とを備えた
    ことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 トランジスタと筒型のキャパシタとか
    らなるメモリセルを形成する半導体装置の製造方法にお
    いて、上記メモリセルを構成する筒型のノード電極形成
    時に部分筒型のダミーノード電極を形成する工程と、上
    記ノード電極および上記ダミーノード電極上にキャパシ
    タ絶縁膜およびプレート電極を順次積層して上記筒型の
    キャパシタを形成する工程と、上記キャパシタを覆うよ
    うに層間絶縁膜を積層する工程と、上記層間絶縁膜を上
    記プレート電極に至るまでエッチングしてコンタクトホ
    ールを形成し、この形成時に上記ダミーノード電極をス
    トッパーとする工程とを備えたことを特徴とする半導体
    装置の製造方法。
JP6320128A 1994-12-22 1994-12-22 半導体装置および半導体装置の製造方法 Pending JPH08181290A (ja)

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