JPH06216125A - 高集積半導体素子のコンタクトホール形成方法 - Google Patents

高集積半導体素子のコンタクトホール形成方法

Info

Publication number
JPH06216125A
JPH06216125A JP5266439A JP26643993A JPH06216125A JP H06216125 A JPH06216125 A JP H06216125A JP 5266439 A JP5266439 A JP 5266439A JP 26643993 A JP26643993 A JP 26643993A JP H06216125 A JPH06216125 A JP H06216125A
Authority
JP
Japan
Prior art keywords
contact
insulating film
forming
contact hole
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5266439A
Other languages
English (en)
Inventor
In S Chung
イン スル ジョン
Youn J Kim
ユン ジャン キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH06216125A publication Critical patent/JPH06216125A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/02—Contacts, special

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 充分な工程マージンを確保できる高集積半導
体素子のコンタクトホール形成方法を提供する。 【構成】 高集積半導体素子のコンタクトホール形成方
法は、基板の不純物拡散領域８上に酸化膜１，ポリシリ
コン膜２，酸化膜３，ポリシリコン膜４，酸化膜５が順
次形成された構造の第１酸化膜５，３を蝕刻する感光膜
９のパターンを形成して、ポリシリコン膜４の一部が露
出されるが、下部の第１酸化膜３の一部が残留するよう
に、第１酸化膜を蝕刻し；ポリシリコン膜４の露出部分
を蝕刻除去し；全体構造の上部に所定厚さの第２酸化膜
６を形成し；これを非等方性蝕刻して、スペーサ酸化膜
７を形成し；残留した第１酸化膜３，１をスペーサ酸化
膜に従って蝕刻して、コンタクトを形成すべきコンタク
ト領域上にコンタクトホールを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高集積半導体素子のコン
タクトホール形成方法に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９２−１９６８２号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】一般的に、半導体素子の高集積化に従っ
てセル面積は減少するが、セル面積を減少させるために
はゲートの長さを短くしたり、コンタクトの大きさを小
さくしなければならない。しかし、高集積素子のデザイ
ンルールが一層厳しくなるに従って、狭い空間にコンタ
クトホールを形成するのに多くの困難が伴った。
【０００４】従来法の一例に従うコンタクトホール形成
を図４および図５により以下に考察する。図４は従来法
の一例による半導体素子の平面図であり、図５は図４の
切断線Ａ−Ａ′に沿う断面図であって、図中１は酸化
膜、２，４は伝導物質、３，５は絶縁膜、８は不純物拡
散領域をそれぞれ示す。
【０００５】図４に示す通り、ポリシリコン膜２，４が
形成されている半導体素子において、上記ポリシリコン
膜２，４下層とのコンタクト形成を図５の断面図により
考察する。
【０００６】図５は基板の不純物拡散領域８上に酸化膜
１，ポリシリコン膜２，酸化膜３，ポリシリコン膜４，
酸化膜５が順次に形成されている状態でマスクを用いて
上記酸化膜５，３，１を順次に蝕刻してコンタクトホー
ルを形成した断面図であって図面に示す通り微細パター
ン形成時に工程余裕度（工程マージン）がａ，ｂで極め
て少ないことがわかる。
【０００７】
【発明が解決しようとする課題】しかし、上記のような
従来の方法は、極めて少ない工程余裕度を有するため、
マスク配列が少しでも誤って作製されると、図６および
上記図６の切断線Ａ−Ａ′に沿う断面図である図７に示
す通り、誤ったパターン形成により層間伝導物質がコン
タクトホール内に露出されて、以後に蒸着される伝導層
と接するようになる問題がある。
【０００８】従って、上記問題点を解決するために案出
した本発明は、高集積素子において充分な工程余裕度を
確保できる高集積半導体素子のコンタクトホール形成方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明は、コンタクトを形成すべきコンタクト領域上
に第１絶縁膜により絶縁された一つ以上の伝導物質から
なる配線が形成された状態で、配線と電気的接触をしな
いように上記コンタクト領域上にコンタクトを形成する
高集積半導体素子のコンタクトホール形成方法におい
て、上記コンタクト領域のコンタクトホールを形成する
ために、上記第１絶縁膜を蝕刻するための感光膜パター
ンを形成して伝導物質の一部が露出されるが、下部の第
１絶縁膜の一部が残留するように、上記第１絶縁膜蝕刻
工程を遂行する段階；上記一部露出された伝導物質を蝕
刻して除去し、コンタクトホールの大きさを考慮して所
定厚さの第２絶縁膜を全体構造の上部に形成した後、上
記第２の絶縁膜を非等方性蝕刻して、スペーサ絶縁膜を
形成する段階；および上記スペーサ絶縁膜に従って残留
した第１絶縁膜を蝕刻して上記コンタクト領域上にコン
タクトホールを形成する段階を備えたことを特徴とす
る。
【００１０】さらに、コンタクトを形成すべきコンタク
ト領域上に第１絶縁膜により絶縁された一つ以上の伝導
物質からなる配線が形成された状態で、上記配線と電気
的接触をしないように、上記コンタクト領域上にコンタ
クトを形成する高集積半導体素子のコンタクトホール形
成方法において、上記第１絶縁膜上に蝕刻障壁物質を蒸
着する段階；上記コンタクト領域のコンタクトホールを
形成するために、上記蝕刻障壁物質および第１絶縁膜を
蝕刻するための感光膜パターンを形成して、伝導物質の
一部が露出されるが、下部の第１絶縁膜一部が残留する
よう、上記第１蝕刻障壁物質および絶縁膜蝕刻工程を遂
行する段階；上記一部露出された伝導物質を蝕刻して除
去し、コンタクトホールの大きさを考慮して所定厚さの
第２絶縁膜を全体構造の上部に形成した後、上記第２絶
縁膜を非等方性蝕刻して、スペーサ絶縁膜を形成する段
階；および上記スペーサ絶縁膜に従って残留した第１絶
縁膜を蝕刻して、上記コンタクト領域上にコンタクトホ
ールを形成する段階を備えたことを特徴とする。
【００１１】
【作用】伝導物質の一部が露出されるが、下部の第１絶
縁膜の一部が残留するように第１の絶縁膜を蝕刻し、上
記一部露出された伝導物質を蝕刻して除去し、コンタク
トホールの大きさを考慮して第２の絶縁膜を全体構造の
上部に形成した後、この第２絶縁膜を非等方性を蝕刻し
てスペーサ絶縁膜を設け、このスペーサ絶縁膜に従って
残留した第１絶縁膜を蝕刻するとコンタクトホールの大
きさに応じた工程余裕度が得られる。さらに、蝕刻障壁
を設けると酸化膜の過度蝕刻によるポリシリコン膜の過
多露出を防止する。
【００１２】
【実施例】以下、添付した図面の図１および図２を参照
して本発明の第１の実施例について詳細に説明する。図
中、６は絶縁膜、７は絶縁膜スペーサ、９は感光膜、１
０はポリシリコン膜をそれぞれ示す。
【００１３】先ず、図１に示す通り、本発明は工程余裕
度を確保するために、コンタクトが形成される実際面積
よりもっと大きいマスクを用いるが、これを上記図１の
切断線Ａ−Ａ′に沿う断面で製品を示した製造工程図で
ある図２（Ａ），（Ｂ）を参照して詳細に考察する。
【００１４】先ず、図２（Ａ）に示す通り、不純物拡散
領域８上に酸化膜１，伝導物質であるポリシリコン膜
２，酸化膜３，ポリシリコン膜４，酸化膜５が順次に形
成されて、上記配線ポリシリコン膜２，４を上記酸化膜
１，３，５が絶縁している状態で感光膜９を用いて上記
ポリシリコン膜４の一部が露出されるよう、上記酸化膜
５を所定の大きさに蝕刻し、上記酸化膜３上端の一部を
蝕刻する。
【００１５】図２（Ｂ）に示す通り、上記露出された上
層ポリシリコン膜４を蝕刻して除去する。このとき、露
出されたポリシリコン膜４の蝕刻は素子の特性に大きな
影響を与えない範囲内で形成しなければならない。
【００１６】そして、図２（Ｃ）に示すように、コンタ
クトホールの大きさを考慮して絶縁酸化膜６を全体構造
の上部に形成する。
【００１７】図２（Ｄ）に示す通り、上記蒸着した酸化
膜６を非等方性蝕刻してスペーサ酸化膜７を形成する。
このスペーサ酸化膜７の幅が以後形成するコンタクトホ
ールの大きさを決定することが分かる。
【００１８】最後に、図２（Ｅ）に示す通り、上記形成
されたスペーサ酸化膜７にしたがって残留している酸化
膜３を蝕刻して、上記不純物拡散領域８上にコンタクト
ホールを形成する。
【００１９】次に、本発明のコンタクトホール形成方法
の第２の実施例を説明する。
【００２０】図３（Ａ）ないし（Ｅ）は、本発明に係る
別の実施例に従うコンタクトホール製造工程を示す断面
図である。上記第１の実施例の図２（Ａ）の酸化膜５上
に蝕刻障壁の役割をする窒化膜またはポリシリコン膜１
０を蒸着して、酸化膜５の過度蝕刻（ｏｖｅｒ ｅｔｃ
ｈｉｎｇ）によるポリシリコン膜４の過多露出を防止し
ている。それ以外は図２（Ａ）〜（Ｅ）に示す第１の実
施例と同様である。
【００２１】
【発明の効果】上記の通りなる本発明は、高集積素子の
微細コンタクトを形成するにあたって、充分な工程余裕
度を確保して素子の信頼度を増進させるのみならず、高
い収率（スループット）を得ることができる効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例に従うコンタクトホール
形成方法による半導体素子の平面図である。
【図２】本発明の製造工程図であり、（Ａ）〜（Ｅ）は
各種の半導体素子の断面図である。
【図３】本発明の第２の実施例に従うコンタクトホール
形成方法による半導体素子の製造工程図であり、（Ａ）
〜（Ｅ）は各工程の半導体素子の断面図である。
【図４】従来法の一例による半導体素子の平面図であ
る。
【図５】図４の切断線Ａ−Ａ′に沿う断面図である。
【図６】従来法の別の例による半導体素子の平面図であ
る。
【図７】図６の切断線Ａ−Ａ′に沿う断面図である。
【符号の説明】 １，３，５，６ 酸化膜 ２，４，１０ ポリシリコン膜 ７ スペーサ酸化膜 ８ 不純物拡散領域 ９ 感光膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム ユン ジャン 大韓民国 キュンキド ソンナムシ ブン ダング ソヒョンドン 96 ウソン アパ ート 211−203

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 コンタクトを形成すべきコンタクト領域
    上に第１絶縁膜により絶縁された一つ以上の伝導物質か
    らなる配線が形成された状態で、配線と電気的接触をし
    ないように上記コンタクト領域上にコンタクトを形成す
    る高集積半導体素子のコンタクトホール形成方法におい
    て、 上記コンタクト領域のコンタクトホールを形成するため
    に、上記第１絶縁膜を蝕刻するための感光膜パターンを
    形成して伝導物質の一部が露出されるが、下部の第１絶
    縁膜の一部が残留するように、上記第１絶縁膜蝕刻工程
    を遂行する段階；上記一部露出された伝導物質を蝕刻し
    て除去し、コンタクトホールの大きさを考慮して所定厚
    さの第２絶縁膜を全体構造の上部に形成した後、上記第
    ２の絶縁膜を非等方性蝕刻して、スペーサ絶縁膜を形成
    する段階；および上記スペーサ絶縁膜に従って残留した
    第１絶縁膜を蝕刻して上記コンタクト領域上にコンタク
    トホールを形成する段階を備えたことを特徴とする高集
    積半導体素子のコンタクトホール形成方法。
  2. 【請求項２】 コンタクトを形成すべきコンタクト領域
    上に第１絶縁膜により絶縁された一つ以上の伝導物質か
    らなる配線が形成された状態で、上記配線と電気的接触
    をしないように、上記コンタクト領域上にコンタクトを
    形成する高集積半導体素子のコンタクトホール形成方法
    において、 上記第１絶縁膜上に蝕刻障壁物質を蒸着する段階；上記
    コンタクト領域のコンタクトホールを形成するために、
    上記蝕刻障壁物質および第１絶縁膜を蝕刻するための感
    光膜パターンを形成して、伝導物質の一部が露出される
    が、下部の第１絶縁膜一部が残留するよう、上記第１蝕
    刻障壁物質および絶縁膜蝕刻工程を遂行する段階；上記
    一部露出された伝導物質を蝕刻して除去し、コンタクト
    ホールの大きさを考慮して所定厚さの第２絶縁膜を全体
    構造の上部に形成した後、上記第２絶縁膜を非等方性蝕
    刻して、スペーサ絶縁膜を形成する段階；および上記ス
    ペーサ絶縁膜に従って残留した第１絶縁膜を蝕刻して、
    上記コンタクト領域上にコンタクトホールを形成する段
    階を備えたことを特徴とする高集積半導体素子のコンタ
    クトホール形成方法。
  3. 【請求項３】 上記蝕刻障壁物質はポリシリコン膜また
    はシリコン窒化膜のうち、いずれか一つからなることを
    特徴とする請求項２記載の高集積半導体素子のコンタク
    トホール形成方法。
JP5266439A 1992-10-24 1993-10-25 高集積半導体素子のコンタクトホール形成方法 Pending JPH06216125A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1992-19682 1992-10-24
KR1019920019682A KR0136569B1 (ko) 1992-10-24 1992-10-24 고집적 반도체 소자의 콘택홀 형성 방법

Publications (1)

Publication Number Publication Date
JPH06216125A true JPH06216125A (ja) 1994-08-05

Family

ID=19341717

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5266439A Pending JPH06216125A (ja) 1992-10-24 1993-10-25 高集積半導体素子のコンタクトホール形成方法

Country Status (3)

Country Link
US (1) US5444021A (ja)
JP (1) JPH06216125A (ja)
KR (1) KR0136569B1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5756397A (en) * 1993-12-28 1998-05-26 Lg Semicon Co., Ltd. Method of fabricating a wiring in a semiconductor device
KR0146246B1 (ko) * 1994-09-26 1998-11-02 김주용 반도체 소자 콘택 제조방법
JP2882301B2 (ja) * 1995-01-13 1999-04-12 日本電気株式会社 半導体装置の製造方法
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
US5614765A (en) * 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
US5686354A (en) * 1995-06-07 1997-11-11 Advanced Micro Devices, Inc. Dual damascene with a protective mask for via etching
US5567270A (en) * 1995-10-16 1996-10-22 Winbond Electronics Corp. Process of forming contacts and vias having tapered sidewall
KR100413042B1 (ko) * 1995-12-19 2004-03-12 주식회사 하이닉스반도체 반도체소자의미세콘택홀형성방법
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit
US5719089A (en) * 1996-06-21 1998-02-17 Vanguard International Semiconductor Corporation Method for etching polymer-assisted reduced small contacts for ultra large scale integration semiconductor devices
SG54548A1 (en) * 1996-08-28 1998-11-16 Texas Instruments Inc Contact formation for a semiconductor device
JPH1098100A (ja) * 1996-09-20 1998-04-14 Nec Corp コンタクトホール／スルーホール形成方法
US5990562A (en) * 1997-02-25 1999-11-23 International Business Machines Corporation Semiconductor devices having backside probing capability
US6245587B1 (en) 1997-02-25 2001-06-12 International Business Machines Corporation Method for making semiconductor devices having backside probing capability
US5789316A (en) * 1997-03-10 1998-08-04 Vanguard International Semiconductor Corporation Self-aligned method for forming a narrow via
JPH10270555A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO1999004427A1 (de) * 1997-07-15 1999-01-28 Infineon Technologies Ag Kontaktierung einer halbleiterzone
US6008123A (en) * 1997-11-04 1999-12-28 Lucent Technologies Inc. Method for using a hardmask to form an opening in a semiconductor substrate
US5972789A (en) 1998-06-01 1999-10-26 Vanguard International Semiconductor Corporation Method for fabricating reduced contacts using retardation layers
KR100300065B1 (ko) * 1999-01-20 2002-01-19 김영환 반도체 소자의 배선 형성방법
US6511879B1 (en) 2000-06-16 2003-01-28 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
JP2002222932A (ja) * 2001-01-24 2002-08-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW544787B (en) * 2002-09-18 2003-08-01 Promos Technologies Inc Method of forming self-aligned contact structure with locally etched gate conductive layer
US20040077174A1 (en) * 2002-10-18 2004-04-22 Chartered Semiconductor Manufacturing Ltd. Method for forming a high aspect ratio via
US8895436B2 (en) 2012-12-05 2014-11-25 International Business Machines Corporation Implementing enhanced power supply distribution and decoupling utilizing TSV exclusion zone
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
US11264275B2 (en) * 2020-05-12 2022-03-01 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160653A (ja) * 1984-02-01 1985-08-22 Hitachi Ltd 半導体装置の製造方法
JPH0320033A (ja) * 1989-06-16 1991-01-29 Sharp Corp 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4808552A (en) * 1985-09-11 1989-02-28 Texas Instruments Incorporated Process for making vertically-oriented interconnections for VLSI devices
US4696098A (en) * 1986-06-24 1987-09-29 Advanced Micro Devices, Inc. Metallization technique for integrated circuit structures
US5100838A (en) * 1990-10-04 1992-03-31 Micron Technology, Inc. Method for forming self-aligned conducting pillars in an (IC) fabrication process
KR950011556B1 (ko) * 1992-07-03 1995-10-06 현대전자산업주식회사 반도체 접속장치 형성방법
US5262352A (en) * 1992-08-31 1993-11-16 Motorola, Inc. Method for forming an interconnection structure for conductive layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160653A (ja) * 1984-02-01 1985-08-22 Hitachi Ltd 半導体装置の製造方法
JPH0320033A (ja) * 1989-06-16 1991-01-29 Sharp Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR940010205A (ko) 1994-05-24
KR0136569B1 (ko) 1998-04-29
US5444021A (en) 1995-08-22

Similar Documents

Publication Publication Date Title
JPH06216125A (ja) 高集積半導体素子のコンタクトホール形成方法
JPH1070244A (ja) アナログ半導体装置及びその製造方法
JP2578577B2 (ja) コンタクトホール形成方法
US4933297A (en) Method for etching windows having different depths
JPH05206451A (ja) Ｍｏｓｆｅｔおよびその製造方法
JPH06318562A (ja) 半導体装置およびその製造方法
JPH09139495A (ja) 半導体装置およびその製造方法
JP2623019B2 (ja) 半導体装置
JP2616706B2 (ja) 半導体装置およびその製造方法
JPH05198773A (ja) 半導体メモリセル及びその製造方法
KR100191710B1 (ko) 반도체 소자의 금속 배선 방법
KR920007824B1 (ko) 반도체 소자의 접속장치
KR0166030B1 (ko) 반도체 소자의 캐패시터 제조방법
JP3112036B2 (ja) 半導体装置の製造方法
JPH06140517A (ja) 半導体装置およびその製造方法
JPH08107111A (ja) 半導体装置の製造方法
JPH1117165A (ja) 半導体装置の積層ゲート構造
JPH03116852A (ja) 半導体装置
JPH05218209A (ja) 半導体装置及びその製造方法
KR19980015073A (ko) 랜딩 패드를 갖는 반도체 소자의 제조방법
JPH0595048A (ja) 半導体集積回路装置の製造方法
JPH06326050A (ja) 半導体装置及びその製造方法
JPH05166941A (ja) 半導体セルフアライン・コンタクト構造および製造方法
JPH11354787A (ja) 半導体装置の製造方法
JPS6149439A (ja) 半導体装置の製造方法