JPH06318562A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH06318562A
JPH06318562A JP6039694A JP3969494A JPH06318562A JP H06318562 A JPH06318562 A JP H06318562A JP 6039694 A JP6039694 A JP 6039694A JP 3969494 A JP3969494 A JP 3969494A JP H06318562 A JPH06318562 A JP H06318562A
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insulating film
forming
pattern
film pattern
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JP6039694A
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Won-Mo Park
源模 朴
Jung-Hyun Shin
中鉉 辛
Young-Hun Park
永薫 朴
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Samsung Electronics Co Ltd
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Abstract

(57)【要約】 【目的】 自己整合埋没コンタクトホールの形成の際接
触マージンを増加させ得るセルフアライン接触構造を有
する高集積半導体装置およびその製造方法を提供する。 【構成】 半導体基板上に形成されゲート酸化膜３１で
覆われた第１導電膜と、前記ゲート酸化膜３１上に形成
され上部の縁がチャンファ形を有する多結晶シリコン膜
３２と、前記多結晶シリコン膜３２上に形成されるキャ
ッピング酸化膜３３と、前記多結晶シリコン膜３２およ
びキャッピング酸化膜３３の側壁に前記第１導電膜を露
出させる開口部を挟んで形成されるスペーサ３６と、前
記開口部を埋没しながら形成される第３導電膜パターン
とを備える。これにより、段差を高める工程なく自己整
合埋没コンタクトホールの形成が可能である。また、こ
れによってセルとセル周辺間の段差が減らせる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特にゲート電極とパッド電極の間の接触
マージンを増加させ得る自己整合埋没コンタクトホール
の形成方法に関する。
【０００２】
【従来の技術】半導体装置、特にＤＲＡＭ装置の高集積
化のためにはリソグラフィー、セル構造、配線と関連し
た新しい物質および絶縁膜と関連した物性限界に対する
研究等が必要である。４Ｍビットおよび１６Ｍビット級
から６４Ｍビット級および２５６Ｍビット級へとその集
積度が増加しているＤＲＡＭ装置において、セル面積の
縮小によるコンタクトホール面積の縮小は必須である。
【０００３】デザインルールが 0.3μm 〜 0.4μm 程度
の６４ＭビットＤＲＡＭ装置ではコンタクトホールを通
常 0.5μm 程度のフィーチャーサイズに形成してもマス
クのミスアライン（misalign）等により周辺構造物、即
ちゲート電極とビットラインの露出が頻繁に発生した
が、これはゲート電極とストレージ電極およびビットラ
インとストレージ電極の接触を誘発するのでメモリ装置
の信頼性低下に大きな要因として作用した。
【０００４】マスクのミスアライン等による周辺構造物
の露出がなくコンタクトホールの微小化を信頼性よく達
成するための多くの方法が研究開発されているが、その
中の一つが自己整合的なコンタクトホール形成方法であ
る。自己整合的なコンタクトホール形成方法は周辺構造
物の段差を利用しコンタクトホールを形成する方法であ
り、周辺構造物の高さ、コンタクトホールの形成される
絶縁物質の厚さおよび食刻方法等により様々な大きさの
コンタクトホールをマスクを使用せず得られるので高集
積化により微小化されていく半導体装置実現に適した方
法として採用されている。
【０００５】しかし、一般的な半導体メモリ装置のゲー
ト電極構造、即ちゲート酸化膜／多結晶シリコン／高温
酸化膜構造を有する半導体装置に自己整合的なコンタク
トホールを形成するためには、前記ゲート電極のエッジ
部分においてコンタクトホール形成の際食刻マージンの
脆弱点を補完するために十分な厚さのキャッピング酸化
膜を蒸着しゲート段差を高めなければならないという問
題点がある。
【０００６】前述した自己整合的な方法で形成された従
来の半導体メモリ装置のコンタクトホールの形の一例を
図１に示す。これを参照して製造方法を簡単に見ると、
半導体基板１００上にゲート酸化膜１１を形成してから
多結晶シリコン１２および絶縁酸化膜１３を積層形成
し、写真食刻工程でゲート電極１２、１３（合わせて１
０１）を形成する。次いで、前記ゲート電極１２、１３
（合わせて１０１）上の基板全面にかけて高温酸化膜１
４を蒸着した後、レジスト１５を塗布し写真および食刻
工程で自己整合的な埋没コンタクトホールを形成させ
る。従って、前述した通りゲート電極上にわたって蒸着
された酸化膜１３、１４が十分な厚さで確保されない場
合にはコンタクトホールの形成のための食刻の際ゲート
電極のエッジ部分が速く食刻されることによりゲート電
極のエッジ部分がコンタクトホール内に露出される問題
がある。
【０００７】また、前述した自己整合的な方法で形成さ
れた従来の半導体メモリ装置のコンタクトホールの形の
他の例を図２に示す。これを参照してコンタクトホール
の製造方法を簡単に見ると、半導体基板２００上にゲー
ト酸化膜２１を形成してから多結晶シリコン２２および
キャッピング酸化膜２３（絶縁酸化膜）を積層形成し、
写真食刻工程で前記キャッピング酸化膜２３を食刻した
後、これをマスクとして前記多結晶シリコン２２を等方
性食刻してゲート電極２２、２３を形成する。次いで、
前記ゲート電極２２、２３上の基板全面にかけて高温酸
化膜２４を蒸着した後、フォトレジスト２５を塗布し写
真および食刻工程で自己整合的な埋没コンタクトホール
を形成させる。この際、前記多結晶シリコン２２を等方
性食刻の際臨界寸法の調節が難しく、前記多結晶シリコ
ン２２の表面抵抗が増加し高集積半導体装置に使用しに
くいという問題点があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は前述し
た問題点を解決するためのものであり、自己整合埋没コ
ンタクトホールの形成の際、接触マージンを増加させ得
るセルフアライン接触構造を有する高集積半導体装置を
提供することである。また、本発明の他の目的は前述し
た問題点を解決するための自己整合埋没コンタクトホー
ルの形成の際接触マージンを増加させ得るセルフアライ
ン接触構造を有する高集積半導体装置の製造方法を提供
することである。
【０００９】
【課題を達成するための手段】前記目的を達成するため
に本発明の半導体装置は、半導体基板上に形成され第１
絶縁膜で覆われた第１導電膜と、前記第１絶縁膜上に形
成され上部の縁がチャンファ形を有する第２導電膜パタ
ーンと、前記第２導電膜パターン上に形成される第２絶
縁膜パターンと、前記第２導電膜パターンおよび第２絶
縁膜パターンの側壁に前記第１導電膜を露出させる開口
部を挟んで形成されるスペーサと、前記開口部を埋没し
ながら形成される第３導電膜パターンとを備えることを
特徴とする。
【００１０】また、前記他の目的を達成するために本発
明による半導体装置のコンタクト形成方法は、半導体基
板上に第１導電膜を形成する工程と、前記第１導電膜上
に第１絶縁膜、第２導電膜および第２絶縁膜を順次に形
成する工程と、前記第２絶縁膜を異方性食刻し第２絶縁
膜パターンを形成する工程と、前記第２絶縁膜パターン
をマスクとして前記第２導電膜の一部を等方性食刻する
工程と、前記第２絶縁膜パターンをマスクとして、前記
等方性食刻して残った第２導電膜を異方性食刻し上部の
縁がチャンファ形を有する第２導電膜パターンを形成す
る工程と、基板全面にかけて第３絶縁膜を形成する工程
と、前記第３絶縁膜および第１絶縁膜を部分食刻し、前
記第２絶縁膜パターンおよび第２導電膜パターンの側壁
に開口部およびスペーサおよび開口部を形成する工程
と、前記開口部を埋没しながら第３導電膜パターンを形
成する工程とを含むことを特徴とする。
【００１１】また、前記他の目的を達成するために、本
発明による半導体装置のコンタクト形成方法は、半導体
基板上に第１導電膜を形成する工程と、前記第１導電膜
上に第１絶縁膜、第２導電膜および第２絶縁膜を順次に
形成する工程と、前記第２絶縁膜を部分食刻し第２絶縁
膜パターンを形成する工程と、前記第２絶縁膜パターン
をマスクとして前記第２導電膜を酸化させる工程と、前
記第２導電膜上に形成された酸化膜を湿式食刻で取り除
く工程と、前記第２絶縁膜パターンをマスクとして、前
記第１絶縁膜上に残留している前記第２導電膜を食刻し
上部の縁がチャンファ形の第２導電膜パターンを形成す
る工程と、基板全表面にかけて第３絶縁膜を形成する工
程と、前記第３絶縁膜および第１絶縁膜を部分食刻し、
前記第２絶縁膜パターンおよび第２導電膜パターンの側
壁にスペーサおよび開口部を形成する工程と、前記開口
部を埋没しながら第３導電膜パターンを形成する工程と
を含むことを特徴とする。
【００１２】
【作用】本発明によると、自己整合埋没コンタクトホー
ル形成のためにゲート電極（第２導電膜）上部の酸化膜
の厚さを調節して段差を高めることなく自己整合埋没コ
ンタクトホールの形成が可能であり、これによりセルと
セル周辺間の段差を減らすことができ、写真食刻工程を
容易にし得る。
【００１３】また、湿式食刻方式を利用し多結晶シリコ
ンで形成されたゲート電極（第２導電膜）を食刻する
時、前記ゲート電極に使用される多結晶シリコンの臨界
寸法の調節が可能であり表面抵抗の増加を最小限にでき
る。
【００１４】
【実施例】第１実施例 図３は本発明による半導体装置のコンタクトホールの形
成方法を示す断面図である。まず、半導体基板３００上
にゲート酸化膜３１を形成した後、前記ゲート酸化膜３
１の上に多結晶シリコン膜３２およびキャッピング酸化
膜３３、例えば第１高温酸化膜を積層形成する。次い
で、フォトレジストを塗布してから写真食刻工程で形成
されたコンタクトホールの形成のためのフォトレジスト
パターン（図示せず）を適用し、前記キャッピング酸化
膜３３を異方性食刻する。次に、前記フォトレジストパ
ターンを取り除いた後、前記食刻されたキャッピング酸
化膜３３をマスクとして等方性食刻により多結晶シリコ
ン膜３２の上端の一部を取り除いてから、続けて前記キ
ャッピング酸化膜３３をマスクとして残留している前記
多結晶シリコン膜３２を異方性食刻してゲート電極を形
成する。
【００１５】次いで、高温酸化膜３４を蒸着しフォトレ
ジストを塗布した後パタニングしてフォトレジストパタ
ーン３５を形成する。次いで、前記フォトレジストパタ
ーンをマスクとして前記高温酸化膜３４およびゲート酸
化膜３１を部分食刻して多結晶シリコン膜（ゲート電
極）の側壁にスペーサ３６を残すことによりコンタクト
ホールを完成する。
【００１６】上記の方法により、ゲート電極のエッジ部
分の縁が等方性食刻により取り除かれることにより、半
導体メモリ装置のコンタクトホールの形成の際食刻工程
に脆弱なエッジ部分に酸化膜の食刻マージンが増加し信
頼性のある自己整合的な埋没コンタクトホールが形成で
きる。次に、本発明の第１実施例をより具体的に説明す
る。
【００１７】図４は本発明の第１実施例による半導体装
置のコンタクトホールの形の一例を示す断面図である。
まず、本発明によるコンタクトホールの形成方法を見る
と、半導体基板４００上にゲート酸化膜４１を80Å〜30
0 Å程度の厚さで形成した後、前記ゲート酸化膜４１の
上に多結晶シリコン膜４２を 1,000Å〜 3,000Å程度の
厚さで蒸着させた後、前記多結晶シリコン膜４２にｎ形
の不純物を導入させてからその上部にキャッピング酸化
膜４３、例えば高温酸化膜を 1,000Å〜 3,000Å程度の
厚さで蒸着する。
【００１８】次いで、フォトレジスト（図示せず）を塗
布した後、写真食刻工程でコンタクトホール形成のため
のフォトレジストパターンを形成して前記高温酸化膜を
異方性食刻する。次に、前記フォトレジストパターンを
取り除いた後前記食刻された高温酸化膜４３をマスクと
して化学乾式食刻または多結晶シリコンの湿式食刻液を
利用した等方性食刻により多結晶シリコン膜４２の上端
の一部を300 Å〜 1,000Å程度除去してから、続けて前
記高温酸化膜４３をマスクとして残留している前記多結
晶シリコン膜を反応性イオン食刻、ＥＣＲ（Electronic
Cyclotron Resonance）方式等の異方性食刻でゲート電
極を形成する。この際、ゲート電極形成方法において、
前記方法の他にまず前記多結晶シリコン膜を等方性食刻
した後、前記フォトレジストパターンを取り除き、前記
多結晶シリコン膜の異方性食刻を順次に遂行しゲート電
極を形成することができ、また前記フォトレジストパタ
ーンを利用しまず前記多結晶シリコン膜を等方性食刻、
異方性食刻を順に遂行してから前記フォトレジストパタ
ーンを取り除きゲート電極を形成することもできる。
【００１９】次に、高温酸化膜を 1,500Å〜 2,500Å程
度の厚さで蒸着し写真食刻工程でゲート電極の側壁にス
ペーサ４４を形成し自己整合埋没コンタクトホールを完
成させる。次いで、パッド用の多結晶シリコンを蒸着し
てから、写真食刻工程で前記多結晶シリコンを食刻しパ
ッド４５を形成することにより電極を形成させる。第２実施例 図５〜図８は本発明の第２実施例で、本発明のコンタク
トホールを形成するための製造方法を示す断面図であ
る。
【００２０】まず、図５に示すように、半導体基板５０
０上にゲート酸化膜５１を80Å〜300 Å程度の厚さで形
成してから前記ゲート酸化膜５１上に多結晶シリコン膜
５２を 1,000Å〜 3,000Å程度の厚さで蒸着させた後、
前記多結晶シリコン膜にｎ形の不純物を導入させてか
ら、キャッピング窒化膜５３を 1,000Å〜 2,000Å程度
の厚さで蒸着する。
【００２１】ついで、図６に示すように、フォトレジス
トを塗布してから写真食刻工程で形成されたコンタクト
ホール形成のためのフォトレジストパターン（図示せ
ず）を適用し前記コンタクトホール形成領域以外のキャ
ッピング窒化膜５３を食刻する。次いで前記フォトレジ
ストパターンを取り除いてから前記食刻されたキャッピ
ング窒化膜５３′をマスクとして多結晶シリコン膜５２
の上端を酸化させ、酸化膜５４を形成する。この際前記
酸化膜５４の厚さは 500Å〜 2,000Å程度にする。
【００２２】図７に示すように、前記多結晶シリコン膜
５２の上端の酸化膜５４を湿式食刻で取り除いた後、前
記キャッピング窒化膜５３′をマスクとして残留してい
る前記多結晶シリコン膜５２をエッチバックしゲート電
極５２′を形成する。この時、チャンファ形のゲート電
極５２′は多結晶シリコンの湿式食刻を利用した等方性
食刻や乾式食刻により形成される。
【００２３】次いで、図８に示すように、高温酸化膜を
前記ゲート電極の形成された構造物上に 1,500Å〜 2,5
00Å程度の厚さで蒸着し写真食刻工程でゲート電極の側
壁にスペーサ５４′を形成し自己整合埋没コンタクトホ
ールを完成させる。次いで、パッド用多結晶シリコン膜
を蒸着してから写真食刻工程で前記多結晶シリコン膜を
食刻しパッド５５を形成することにより電極を形成させ
る。
【００２４】前記第１実施例および第２実施例において
はパッド電極が基板と接続されているが、パッド電極を
下部導電層（第１導電膜）と接続することも可能であ
る。
【００２５】
【発明の効果】以上、前述した通り本発明によると、自
己整合埋没コンタクトホールの形成のためにゲート電極
の上部の酸化膜の厚さを調節して段差を高めることなく
自己整合埋没コンタクトホールの形成が可能であり、よ
ってセルとセル周辺間の段差を減らすことができ、写真
食刻工程を容易に遂行できる。
【００２６】また、湿式食刻方式を利用し多結晶シリコ
ンで形成されたゲート電極を食刻する時、前記ゲート電
極に用いられる多結晶シリコンの臨界寸法の調節が可能
であり、表面抵抗の増加を最小限にできる。
【図面の簡単な説明】
【図１】従来の半導体装置のコンタクトホールの形状の
一例を示す断面図である。
【図２】従来の半導体装置のコンタクトホールの形状の
他の例を示す断面図である。
【図３】本発明による半導体装置のコンタクトホールの
形成方法の一例を示す断面図である。
【図４】本発明による半導体装置のコンタクトホールの
形状の一例を示す断面図である。
【図５】本発明による半導体装置のコンタクトホールの
形成方法の実施例を示す断面図である。
【図６】本発明による半導体装置のコンタクトホールの
形成方法の実施例を示す断面図である。
【図７】本発明による半導体装置のコンタクトホールの
形成方法の実施例を示す断面図である。
【図８】本発明による半導体装置のコンタクトホールの
形成方法の実施例を示す断面図である。
【符号の説明】
３１ ゲート酸化膜（第１絶縁膜） ３２ 多結晶シリコン膜（第２導電膜） ３３ キャッピング酸化膜（第２絶縁膜） ３４ 高温酸化膜（第３絶縁膜） ３６ スペーサ ４１ ゲート酸化膜（第１絶縁膜） ４２ 多結晶シリコン膜（第２導電膜） ４３ キャッピング酸化膜（第２絶縁膜） ４４ スペーサ ４５ パッド（第３導電膜） ５１ ゲート酸化膜（第１絶縁膜） ５２ 多結晶シリコン膜（第２導電膜） ５３ キャッピング窒化膜（第２絶縁膜） ５４ 酸化膜 ５４’ スペーサ ５５ パッド（第３導電膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 永薫 大韓民国 京畿道 水原市 長安区 華西 １洞 華西住公アパート 79−５番地 15 棟 506号

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され第１絶縁膜で覆
    われた第１導電膜と、 前記第１絶縁膜上に形成され上部の縁がチャンファ形を
    有する第２導電膜パターンと、 前記第２導電膜パターン上に形成される第２絶縁膜パタ
    ーンと、 前記第２導電膜パターンおよび第２絶縁膜パターンの側
    壁に前記第１導電膜を露出させる開口部を挟んで形成さ
    れるスペーサと、 前記開口部を埋没しながら形成される第３導電膜パター
    ンとを備えることを特徴とする半導体装置。
  2. 【請求項２】 前記第２導電膜パターンおよび第３導電
    膜パターンは不純物のドープされたポリシリコンより構
    成されることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 半導体基板上に第１導電膜を形成する工
    程と、 前記第１導電膜上に第１絶縁膜、第２導電膜および第２
    絶縁膜を順次に形成する工程と、 前記第２絶縁膜を異方性食刻し第２絶縁膜パターンを形
    成する工程と、 前記第２絶縁膜パターンをマスクとして前記第１導電膜
    の一部を等方性食刻する工程と、 前記第２絶縁膜パターンをマスクとして、前記等方性食
    刻して残った第２導電膜を異方性食刻し上部の縁がチャ
    ンファ形を有する第２導電膜パターンを形成する工程
    と、 基板全面にかけて第３絶縁膜を形成する工程と、 前記第３絶縁膜および第１絶縁膜を部分食刻し、前記第
    ２絶縁膜パターンおよび第２導電膜パターンの側壁にス
    ペーサおよび開口部を形成する工程と、 前記開口部を埋没しながら第３導電膜パターンを形成す
    る工程とを含むことを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 半導体基板上に第１導電膜を形成する工
    程と、 前記第１導電膜上に第１絶縁膜、第２導電膜および第２
    絶縁膜を順次に形成する工程と、 前記第２絶縁膜を部分食刻し第２絶縁膜パターンを形成
    する工程と、 前記第２絶縁膜パターンをマスクとして前記第２導電膜
    を酸化させる工程と、 前記第２導電膜上に形成された酸化膜を湿式食刻で取り
    除く工程と、 前記第２絶縁膜パターンをマスクとして、前記第１絶縁
    膜上に残留している前記第２導電膜を食刻し上部の縁が
    チャンファ形の第２導電膜パターンを形成する工程と、 基板全表面にかけて第３絶縁膜を形成する工程と、 前記第３絶縁膜および第１絶縁膜を部分食刻し、前記第
    ２絶縁膜パターンおよび第２導電膜パターンの側壁にス
    ペーサおよび開口部を形成する工程と、 前記開口部を埋没しながら第３導電膜パターンを形成す
    る工程とを含むことを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 前記第２導電膜パターンおよび第３導電
    膜パターンは不純物のドープされたポリシリコンで形成
    することを特徴とする請求項３記載の半導体装置の製造
    方法。
  6. 【請求項６】 前記第２導電膜パターンのチャンファは
    乾式食刻または多結晶シリコンの湿式食刻液を利用した
    等方性食刻で形成することを特徴とする請求項４記載の
    半導体装置の製造方法。
  7. 【請求項７】 前記第２絶縁膜は窒化シリコンを使用し
    て形成することを特徴とする請求項４記載の半導体装置
    の製造方法。
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