KR100314473B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 MOSFET 트랜지스터의 제조에 있어서, 게이트 전극을 소자 분리 절연막에 자기 정렬시켜 형성함으로써 MOSFET 트랜지스터의 크기를 줄일 수 있도록 한 반도체 소자 제조 기법에 관한 것으로, 이를 위하여 본 발명은, 제조 과정의 마스크 작업시에 발생되는 마스크 작업의 오정렬과 임계 크기의 변화를 고려하여 게이트 전극이 소자 분리 절연막의 상부에 일정 부분 중첩되도록 하여 MOSFET 트랜지스터를 제조하는 전술한 종래 방법과는 달리, 게이트 전극을 소자 분리 절연막에 자기 정렬시켜 형성하여 게이트 전극과 소자 분리 절연막의 상부 일부가 중첩되는 부분을 완전히 제거하기 때문에 MOSFET 트랜지스터의 효과적인 고집적화를 실현할 수 있는 것이다.

Description

반도체 소자 제조 방법{SEMICONDUCTOR DEVICE FABRICATION METHOD}
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 게이트 전극과 소오스/드레인 전극으로 구성되며 고집적화의 실현이 가능한 MOSFET 소자를 제조하는 데 적합한 반도체 소자 제조 방법에 관한 것이다.
최근들어, 거의 모든 가전용, 사무기기용, 산업용 기기들에 그 채용이 확산되고 있는 반도체 소자의 소형화 및 고기능화에 대한 연구개발이 활발하게 진행되고 있는 데, 반도체 소자의 소형화 및 고기능화를 위해서는 반도체 소자의 단위 구성요소로 사용되는 MOSFET 트랜지스터의 고집적화가 필수적이라 할 수 있다.
이러한 MOSFET 트랜지스터의 크기를 결정하는 요소로서는, 각 패턴의 최소 크기와 마스크 작업시의 패턴 크기의 변화를 고려한 크리티칼 디멘존(CD) 허용오차, 그리고 각 패턴 사이의 마스크 작업시의 오정렬을 고려한 오정렬 허용오차가 있다.
한편, 종래 방법에 따라 반도체 소자를 제조하는 경우, 제조 과정의 마스크 작업시에 발생되는 마스크 작업의 오정렬과 임계 크기의 변화를 고려하여 게이트 전극이 소자 분리 절연막의 상부에 일정 부분 중첩되도록 형성하고 있다. 따라서, 이를 위해서는, 도 1에 도시된 바와같이, 게이트 전극 마스크(104)가 소자 분리 절연막 마스크(102)의 상부에 일정 부분 중첩되도록 설계하고 있다. 도 1에서 미설명 번호 106은 콘택 마스크를 나타낸다.
상기한 경우에 있어서, 이웃하는 MOSFET 트랜지스터와의 이격 거리는 게이트전극 사이의 최소 이격 거리에, 게이트 전극과 소자 분리 절연막의 중첩 크기가 합산되어진 거리가 된다.
예를들어, 종래 방법에 따라 반도체 소자를 제조하는 데 있어서, 0.18㎛의 제조 기술을 이용한다고 가정할 때, 게이트 전극 사이의 최소 이격 거리는 0.18㎛이고, 게이트 전극과 소자 분리 절연막의 중첩 크기는 오정렬과 임계 크기의 변화를 고려하여 대략 0.06㎛ 정도가 되어야 하므로, 이웃하는 MOSFET 트랜지스터와의 이격 거리는 게이트 전극 사이의 최소 이격 거리에, 게이트 전극과 소자 분리 절연막의 중첩 크기를 양쪽에 더한 크기, 즉 0.18+0.06*2 = 0.30㎛ 이 된다.
따라서, 상술한 바와같이 종래 방법에 따라 반도체 소자를 제조하는 경우, 마스크 작업시의 오정렬과 임계 크기의 변화를 고려하여 0.06㎛ 만큼(즉, 게이트 전극과 소자 분리 절연막의 중첩 크기)을 양쪽에 더해 주기 때문에 결과적으로 MOSFET 트랜지스터의 면적이 커지게 된다는 문제가 있으며, 이러한 문제는 MOSFET 트랜지스터의 고집적화를 저해시키는 큰 요인으로 작용하고 있는 실정이다.
본 발명은 종래 기술의 문제점을 해결하기 위한 것으로, MOSFET 트랜지스터의 제조에 있어서, 게이트 전극을 소자 분리 절연막에 자기 정렬시켜 형성함으로써 MOSFET 트랜지스터의 크기를 줄일 수 있는 반도체 소자 제조 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 일형태에 따른 본 발명은, 게이트 전극 및 소오스/드레인 전극으로 구성되는 MOSFET 트랜지스터로 된 반도체 소자를 제조하는 방법에 있어서, 반도체 기판상에 소정 두께의 트랜치 마스크층을 형성하고, 임의의 패턴을 갖는 소자 분리 마스크를 이용하여 상기 트랜치 마스크층 및 반도체 기판의 일부를 식각하여 트랜치를 형성하며, 상기 트랜치 내부가 매립되도록 하여 소자 분리 절연 물질을 형성하는 제 1 단계; 상기 소자 분리 절연 물질을 에치백으로 평탄하게 제거하여 상기 트랜치 마스크층의 상부를 노출시키고, 게이트 전극 라인으로 예정된 필드 영역에 있는 소자 분리 절연 물질의 일부를 일정 두께만큼 제거하여 홈을 형성하며, 상기 트랜치 마스크를 제거하여 상기 반도체 기판의 상부 일부를 노출시킴으로써, 상기 트랜치상에 소자 분리 절연막을 형성하는 제 2 단계; 상기 노출된 반도체 기판상에 게이트 절연막을 형성하고, 단차를 갖는 상기 소자 분리 절연막 사이가 매립되도록 게이트 전극용 전도 물질을 형성하는 제 3 단계; 및 에치백 공정을 통해 상기 게이트 전극용 전도 물질을 평탄하게 제거하여 상기 소자 분리 절연막의 상부를 노출시키고, 게이트 전극 마스크를 이용하는 식각 공정을 통해 상기 게이트 전극용 전도 물질의 일부를 제거함으로써, 상기 소자 분리 절연막에 자기 정렬되는 게이트 전극을 형성하는 제 4 단계로 이루어진 반도체 소자 제조 방법을 제공한다.
상기 목적을 달성하기 위한 다른 형태에 따른 본 발명은, 게이트 전극 및 소오스/드레인 전극으로 구성되는 MOSFET 트랜지스터로 된 반도체 소자를 제조하는 방법에 있어서, 반도체 기판상에 게이트 절연 물질 및 제 1 게이트 전극용 전도 물질을 순차 형성하고, 임의의 패턴을 갖는 소자 분리 마스크를 이용하여 상기 제 1 게이트 전극용 전도 물질 및 게이트 절연 물질과 상기 반도체 기판의 일부를 식각하여 트랜치를 형성하며, 상기 트랜치 내부가 매립되도록 하여 소자 분리 절연 물질을 형성하는 제 1 단계; 상기 소자 분리 절연 물질을 에치백으로 평탄하게 제거하여 상기 제 1 게이트 전극용 전도 물질의 상부를 노출시키고, 게이트 전극 라인으로 예정된 필드 영역에 있는 소자 분리 절연 물질의 일부를 일정 두께만큼 제거하여 홈을 형성하는 제 2 단계; 상기 형성된 홈이 매립되도록 하여 제 2 게이트 전극용 전도 물질을 형성하고, 에치백 공정을 통해 상기 제 2 게이트 전극용 전도 물질을 평탄하게 제거하여 상기 소자 분리 절연 물질의 상부와 제 1 게이트 전극용 전도 물질의 상부를 노출시킴으로써 게이트 전극용 전도 물질을 형성하는 제 3 단계; 및 임의의 패턴을 갖는 게이트 전극 마스크를 이용하는 식각 공정을 통해 상기 게이트 전극용 전도 물질의 일부를 제거함으로써, 상기 소자 분리 절연막에 자기 정렬되는 게이트 전극을 형성하는 제 4 단계로 이루어진 반도체 소자 제조 방법을 제공한다.
도 1은 종래 방법에 따라 반도체 소자를 제조할 때 사용되는 주요 마스크층의 평면도,
도 2는 본 발명에 따라 반도체 소자를 제조할 때 사용되는 주요 마스크층의 평면도,
도 3a 내지 3f는 본 발명의 일실시예에 따라 반도체 소자를 제조하는 각 과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 2에서 Y-Y', X-X'선을 따라 취한 절단면도,
도 4a 내지 4e는 본 발명의 다른 실시예에 따라 반도체 소자를 제조하는 각 과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 2에서 Y-Y', X-X'선을 따라 취한 절단면도.
＜도면의 주요부분에 대한 부호의 설명＞
302, 402 : 반도체 기판 304 : 트랜치 마스크층
306, 408 : 소자 분리 절연막 308, 404 : 게이트 절연막
310, 410 : 게이트 전극 312, 412 : 소오스/드레인 전극
314, 414 : 식각 방지막 316, 416 : 층간 절연막
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 반도체 소자, 특히 MOSFET 트랜지스터를 제조할 때 게이트 전극을 소자 분리 절연막에 자기 정렬시켜 형성한다는 것으로, 이러한 기법을 통해, 게이트 전극을 소자 분리 절연막의 상부에 일정 부분 중첩시켜 형성하기 때문에 MOSFET 트랜지스터의 크기가 커지는 단점을 갖는 종래 방법에서의 단점을 해결, 즉 본 발명에서 목적으로 하는 MOSFET 트랜지스터의 고집적화를 쉽게달성할 수 있다.
도 2는 본 발명에 따라 반도체 소자를 제조할 때 사용되는 주요 마스크층의 평면도이다.
도 2를 참조하면, 본 발명에 따른 제조 방법에서는 게이트 전극을 소자 분리 절연막에 자기 정렬시켜 형성함으로써 게이트 전극과 소자 분리 절연막간에 일정 크기가 중첩되는 현상을 완전히 제거하는 것으로, 참조번호 202는 소자 분리 절연막 마스크를, 204는 게이트 형성 마스크를, 206은 게이트 전극 마스크를, 208은 콘택 마스크를 각각 나타낸다.
여기에서, 게이트 전극 마스크(206)는 활성 영역에만 형성된 게이트 전극용 전도 물질을 패터닝하기 위한 마스크층이다. 따라서, 실제 이웃하는 MOSFET 트랜지스터와의 이격 거리는 소자 분리 절연막 사이의 최소 이격 거리가 된다.
다음에, 상술한 바와같은 구조를 갖는 마스크층을 이용하여 본 발명에 따라 MOSFET 트랜지스터를 제조하는 과정에 대하여 설명한다.
[실시예 1]
도 3a 내지 3f는 본 발명의 일실시예에 따라 반도체 소자를 제조하는 각 과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 2에서 Y-Y', X-X'선을 따라 취한 절단면도이다.
도 3a를 참조하면, 반도체 기판(302)상에, 예를들면 산화막과 질화막을 순차 적층하거나 혹은 산화막과 실리콘막을 순차 적층하여 트랜치 마스크층(304)을 형성하고, 도 2에 도시된 소자 분리 마스크(202)를 이용하는 식각 공정을 통해 트랜치마스크층(304)의 일부를 식각하며, 반도체 기판(302)의 일부를 일정 깊이만큼 식각함으로써, 트랜치(즉, 소자 분리 절연막의 형성을 위한 트랜치)를 형성하고, 이어서 반도체 기판(302)상에 형성된 트랜치를 완전히 매립하는 형태로 후속하는 공정을 통해 소자 분리 절연막을 형성하게 될 소자 분리 절연 물질(306')을 적층한다. 여기에서, 소자 분리 절연 물질(306')로써는, 예를들면 산화막을 사용하는 것이 바람직하다. 도 3a에서, 좌측 단면 부분은 도 2에서 Y-Y'선을 따라 취한 절단면을 나타내고, 우측 단면 부분은 도 2에서 X-X'선을 따라 취한 절단면을 나타낸다.
또한, 에치백 공정을 수행하여 소자 분리 절연 물질(306')의 상부 일부를 제거함으로써 트랜치 마스크층(304)의 상부를 노출시키고, 도 2에 도시된 게이트 형성 마스크(204)를 이용하는 식각 공정을 수행함으로써, 게이트 전극 라인으로 예정된 필드 영역의 소자 분리 절연 물질(306')을 일정 두께로 식각하여 홈을 형성하며, 이어서 반도체 기판(302)상에 잔류하는 트랜치 마스크층(304)을 제거하여 반도체 기판(302)의 상부 일부를 노출시킴으로써, 도 3b에 도시된 바와같이, 반도체 기판(302)상의 트랜치 영역에 소자 분리 절연막(306)을 형성한다.
이어서, 노출된 반도체 기판(302)상에 게이트 절연막(308)을 형성한 다음, 도 3c에 도시된 바와같이, 단차를 갖는 소자 분리 절연막(306) 사이가 완전히 매립되는 형태로 게이트 전극용 전도 물질(310')을 적층한다.
다음에, 에치백 공정, 예를들면 식각 가스를 이용하거나 CMP를 이용하는 에치백 공정을 통해 게이트 전극용 전도 물질(310')의 상부 전면을 일정한 두께만큼 제거하여 소자 분리 절연막(306)의 상부를 노출시키고, 도 2에 도시된 게이트 전극마스크(206)를 이용하는 식각 공정을 통해 게이트 전극용 전도 물질(310')의 일부를 제거하여 게이트 절연막(308)의 상부 일부를 노출시킴으로써, 도 3d에 도시된 바와같이, 게이트 전극(310)을 형성한다.
따라서, 본 발명에 따른 반도체 소자 제조 방법에서는 상술한 바와같은 공정을 통해 게이트 전극(310)을 소자 분리 절연막(306)에 자기 정렬시켜 형성하기 때문에, 즉 전술한 종래 방법에서와 같이 게이트 전극을 소자 분리 절연막의 상부에 일정 부분 중첩시킬 필요가 없기 때문에, MOSFET 트랜지스터의 크기를 최소화할 수 있다.
이어서, 도 3e에 도시된 바와같이, 예를들면 비소, 인 등을 도핑하는 불순물 확산 공정을 통해 노출된 반도체 기판(302)의 일부에 소오스/드레인 전극(312)을 형성하고, 소자 분리 절연막(306), 게이트 전극(310) 및 소오스/드레인 전극(312)이 단차를 가지고 형성된 반도체 기판(302)의 전면에 걸쳐 일정 두께의 식각 방지막(314)을 형성하며, 식각 방지막(314)의 상부 전면에 걸쳐 층간 절연막(316)을 평탄하게 형성한다. 여기에서, 식각 방지막(314)으로는 질화막을 사용하는 것이 바람직하고, 층간 절연막(316)으로는 산화막을 사용하는 것이 바람직하다.
마지막으로, 도 2에 도시된 콘택 마스크(208)를 이용하는 식각 공정을 수행하여 게이트 전극(310) 및 소오스/드레인 전극(312)상에 콘택을 형성하고, 이 형성된 콘택을 전도성 물질로 매립한 다음 상호 연결 배선(318)을 형성함으로써, 일예로서 도 3f에 도시된 바와같이, MOSFET 트랜지스터의 제조를 완료한다.
따라서, 본 실시예에 따르면, MOSFET 트랜지스터를 제조할 때 게이트 전극을소자 분리 절연막의 상부에 일정 부분 중첩시켜 형성하는 종래의 방법과는 달리, 게이트 전극을 소자 분리 절연막에 자기 정렬시켜 형성하기 때문에 MOSFET 트랜지스터의 크기를 최소화할 수 있다.
즉, 일예로서 MOS 트랜지스터를 0.18㎛의 제조 기술로 제조한다고 가정할 때, 전술한 종래 방법에 따르면, 게이트 전극 사이의 최소 이격 거리가 0.18㎛이고, 오정렬과 임계 크기의 변화를 고려하여 게이트 전극과 소자 분리 절연막의 중첩 크기를 대략 0.06㎛ 정도로 하기 때문에, 이웃하는 MOSFET 트랜지스터와의 이격 거리는 게이트 전극 사이의 최소 이격 거리와 중첩 크기를 양쪽에 더한 크기, 즉 0.18+0.06*2 = 0.30㎛ 이 된다.
이와는 달리, 일예로서 MOS 트랜지스터를 0.18㎛의 제조 기술로 제조한다고 가정할 때, 본 실시예에 따르면, 게이트 전극이 소자 분리 절연막의 상부 일부에 중첩되지 않기 때문에 이웃하는 MOSFET 트랜지스터와의 이격 거리는 소자 분리 절연막 사이의 최소 이격 거리인 0.18㎛으로 된다. 즉, 본 실시예에 따른 제조 방법에서는, 종래 방법에 비해, 이웃하는 MOSFET 트랜지스터와의 이격 거리를 대폭 절감할 수 있다.
이상 설명한 바와같이, 본 실시예에 따르면, 게이트 전극을 소자 분리 절연막에 자기 정렬시켜 형성하는 기법을 이용함으로써, MOSFET 트랜지스터의 고집적화를 확실하게 실현할 수 있다.
[실시예 2]
도 4a 내지 4e는 본 발명의 다른 실시예에 따라 반도체 소자를 제조하는 각과정을 개략적으로 도시한 공정 단면도로써, 좌측으로부터 차례로 도 2에서 Y-Y', X-X'선을 따라 취한 절단면도이다.
도 4a를 참조하면, 반도체 기판(402)상에 게이트 절연 물질과 제 1 게이트 전극용 전도 물질을 순차 형성한 다음, 도 2에 도시된 소자 분리 마스크(202)를 이용하는 식각 공정을 통해 제 1 게이트 전극용 전도 물질 및 게이트 절연 물질의 일부를 순차 식각하고, 반도체 기판(402)의 일부를 일정 깊이만큼 식각함으로써, 트랜치(즉, 소자 분리 절연막의 형성을 위한 트랜치)를 형성한다. 이때, 반도체 기판(402)상에 잔류하는 게이트 절연 물질은 게이트 절연막(404)으로 되고, 제 1 게이트 전극용 전도 물질(406)은 게이트 전극의 일부가 된다.
이어서, 반도체 기판(402)상에 형성된 트랜치를 완전히 매립하는 형태로 후속하는 공정을 통해 소자 분리 절연막을 형성하게 될 소자 분리 절연 물질(408')을 적층한다. 여기에서, 소자 분리 절연 물질(408')로써는, 예를들면 산화막을 사용하는 것이 바람직하다. 도 4a에서, 좌측 단면 부분은 도 2에서 Y-Y'선을 따라 취한 절단면을 나타내고, 우측 단면 부분은 도 2에서 X-X'선을 따라 취한 절단면을 나타낸다.
한편, 본 실시예에서는 반도체 기판(402)상에 게이트 절연 물질 및 게이트 전극용 전도 물질만을 순차 적층한 다음 식각 공정을 통해 트랜치를 형성하는 것으로하여 설명 및 기술하고 있으나, 이와는 달리 게이트 전극용 전도 물질 상부에 식각 방지막을 사용할 수도 있다.
다음에, 에치백 공정, 예를들면 식각 가스를 이용하거나 CMP를 이용하는 에치백 공정을 통해 소자 분리 절연 물질(408')의 상부 전면을 일정한 두께만큼 제거하여 잔류하는 제 1 게이트 전극용 전도 물질(406)의 상부를 노출시키고, 도 2에 도시된 게이트 형성 마스크(204)를 이용하는 식각 공정을 통해 게이트 전극 라인으로 예정된 필드 영역에 있는 소자 분리 절연 물질(408')의 일부를 일정 두께만큼 제거하여 홈을 형성함으로써, 도 4b에 도시된 바와같이, 소자 분리 절연막(408)을 형성한다. 이때, 도 4b의 좌측 단면에 도시된 바와같이, 후에 게이트 전극으로 사용될 영역에 제 1 게이트 전극용 전도 물질(406)의 일부가 잔류한다.
이어서, 소자 분리 절연막(408)의 일정 부분에 형성된 홈이 매립되도록 제 2 게이트 전극용 전도 물질(410')을 형성하고, 식각 가스 또는 CMP를 이용하는 에치백 공정을 통해 제 2 게이트 전극용 전도 물질(410')을 평탄하게 제거함으로써, 도 4c에 도시된 바와같이, 제 1 게이트 전극용 전도 물질(406)의 상부 및 소자 분리 절연막(408)의 상부를 노출시킨다. 여기에서, 제 1 게이트 전극용 전도 물질(406) 및 홈 내부에 잔류하는 제 2 게이트 전극용 전도 물질(410')은 게이트 전극(410)을 이루게 된다.
다시 도 4d를 참조하면, 도 2에 도시된 게이트 전극 마스크(206)를 이용하는 식각 공정을 통해 게이트 전극용 전도 물질의 일부를 제거하여 게이트 절연막(404)의 상부 일부를 노출시킴으로써 게이트 전극(410)을 형성하고, 예를들면 비소, 인 등을 도핑하는 불순물 확산 공정을 통해 노출된 반도체 기판(402)의 일부에 소오스/드레인 전극(412)을 형성하며, 소자 분리 절연막(408), 게이트 전극(410) 및 소오스/드레인 전극(412)이 단차를 가지고 형성된 반도체 기판(302)의 상부 전면에 걸쳐 일정 두께의 식각 방지막(414)을 형성하며, 식각 방지막(414)의 상부 전면에 걸쳐 층간 절연막(416)을 평탄하게 형성한다. 여기에서, 식각 방지막(414)으로는 질화막을 사용하는 것이 바람직하고, 층간 절연막(416)으로는 산화막을 사용하는 것이 바람직하다.
마지막으로, 도 2에 도시된 콘택 마스크(208)를 이용하는 식각 공정을 수행하여 게이트 전극(410) 및 소오스/드레인 전극(412)상에 콘택을 형성하고, 이 형성된 콘택을 전도성 물질로 매립한 다음 상호 연결 배선(418)을 형성함으로써, 일예로서 도 4e에 도시된 바와같이, MOSFET 트랜지스터의 제조를 완료한다.
따라서, 본 실시예에 따르면, MOSFET 트랜지스터를 제조할 때, 전술한 제 1 실시예에서와 마찬가지로, 게이트 전극을 소자 분리 절연막의 상부에 일정 부분 중첩시켜 형성하는 종래의 방법과는 달리, 게이트 전극을 소자 분리 절연막에 자기 정렬시켜 형성하기 때문에 MOSFET 트랜지스터의 크기를 최소화할 수 있어 고집적화를 실현할 수 있다.
이상 설명한 바와같이 본 발명에 따르면, 제조 과정의 마스크 작업시에 발생되는 마스크 작업의 오정렬과 임계 크기의 변화를 고려하여 게이트 전극이 소자 분리 절연막의 상부에 일정 부분 중첩되도록 하여 MOSFET 트랜지스터를 제조하는 전술한 종래 방법과는 달리, 게이트 전극을 소자 분리 절연막에 자기 정렬시켜 형성하여 게이트 전극과 소자 분리 절연막의 상부 일부가 중첩되는 부분을 완전히 제거하기 때문에 MOSFET 트랜지스터의 효과적인 고집적화를 실현할 수 있다.

Claims (7)

  1. 게이트 전극 및 소오스/드레인 전극으로 구성되는 MOSFET 트랜지스터로 된 반도체 소자를 제조하는 방법에 있어서,
    반도체 기판상에 소정 두께의 트랜치 마스크층을 형성하고, 임의의 패턴을 갖는 소자 분리 마스크를 이용하여 상기 트랜치 마스크층 및 반도체 기판의 일부를 식각하여 트랜치를 형성하며, 상기 트랜치 내부가 매립되도록 하여 소자 분리 절연 물질을 형성하는 제 1 단계;
    상기 소자 분리 절연 물질을 에치백으로 평탄하게 제거하여 상기 트랜치 마스크층의 상부를 노출시키고, 게이트 전극 라인으로 예정된 필드 영역에 있는 소자 분리 절연 물질의 일부를 일정 두께만큼 제거하여 홈을 형성하며, 상기 트랜치 마스크를 제거하여 상기 반도체 기판의 상부 일부를 노출시킴으로써, 상기 트랜치상에 소자 분리 절연막을 형성하는 제 2 단계;
    상기 노출된 반도체 기판상에 게이트 절연막을 형성하고, 단차를 갖는 상기 소자 분리 절연막 사이가 매립되도록 게이트 전극용 전도 물질을 형성하는 제 3 단계; 및
    에치백 공정을 통해 상기 게이트 전극용 전도 물질을 평탄하게 제거하여 상기 소자 분리 절연막의 상부를 노출시키고, 게이트 전극 마스크를 이용하는 식각 공정을 통해 상기 게이트 전극용 전도 물질의 일부를 제거함으로써, 상기 소자 분리 절연막에 자기 정렬되는 게이트 전극을 형성하는 제 4 단계로 이루어진 반도체 소자 제조방법.
  2. 제 1 항에 있어서, 상기 방법은:
    상기 게이트 절연막의 일부를 통해 노출된 상기 반도체 기판상에 소오스/드레인 전극을 형성하는 단계;
    상기 게이트 전극 및 소오스/드레인 전극이 단차를 가지고 형성된 반도체 기판상에 식각 방지막을 형성하는 단계;
    단차를 가지고 형성된 상기 식각 방지막의 상부에 층간 절연막을 평탄하게 형성하는 단계; 및
    상기 게이트 전극 및 소오스/드레인 전극상에 콘택을 형성하고, 상기 콘택을 전도성 물질로 매립하여 상호 연결 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 트랜치 마스크층은, 산화막과 질화막을 순차 적층한 구조로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서, 상기 트랜치 마스크층은, 산화막과 실리콘막을 순차 적층한 구조로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 게이트 전극 및 소오스/드레인 전극으로 구성되는 MOSFET 트랜지스터로 된반도체 소자를 제조하는 방법에 있어서,
    반도체 기판상에 게이트 절연 물질 및 제 1 게이트 전극용 전도 물질을 순차 형성하고, 임의의 패턴을 갖는 소자 분리 마스크를 이용하여 상기 제 1 게이트 전극용 전도 물질 및 게이트 절연 물질과 상기 반도체 기판의 일부를 식각하여 트랜치를 형성하며, 상기 트랜치 내부가 매립되도록 하여 소자 분리 절연 물질을 형성하는 제 1 단계;
    상기 소자 분리 절연 물질을 에치백으로 평탄하게 제거하여 상기 제 1 게이트 전극용 전도 물질의 상부를 노출시키고, 게이트 전극 라인으로 예정된 필드 영역에 있는 소자 분리 절연 물질의 일부를 일정 두께만큼 제거하여 홈을 형성하는 제 2 단계;
    상기 형성된 홈이 매립되도록 하여 제 2 게이트 전극용 전도 물질을 형성하고, 에치백 공정을 통해 상기 제 2 게이트 전극용 전도 물질을 평탄하게 제거하여 상기 소자 분리 절연 물질의 상부와 제 1 게이트 전극용 전도 물질의 상부를 노출시킴으로써 게이트 전극용 전도 물질을 형성하는 제 3 단계; 및
    임의의 패턴을 갖는 게이트 전극 마스크를 이용하는 식각 공정을 통해 상기 게이트 전극용 전도 물질의 일부를 제거함으로써, 상기 소자 분리 절연막에 자기 정렬되는 게이트 전극을 형성하는 제 4 단계로 이루어진 반도체 소자 제조 방법.
  6. 제 5 항에 있어서, 상기 방법은, 상기 제 1 게이트 전극용 전도 물질의 상부에 제 1 식각 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  7. 제 5 항에 있어서, 상기 방법은:
    상기 게이트 절연막의 일부를 통해 노출된 상기 반도체 기판상에 소오스/드레인 전극을 형성하는 단계;
    상기 게이트 전극 및 소오스/드레인 전극이 단차를 가지고 형성된 반도체 기판상에 식각 방지막을 형성하는 단계;
    단차를 가지고 형성된 상기 식각 방지막의 상부에 층간 절연막을 평탄하게 형성하는 단계; 및
    상기 게이트 전극 및 소오스/드레인 전극상에 콘택을 형성하고, 상기 콘택을 전도성 물질로 매립하여 상호 연결 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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