JP3822792B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP3822792B2 JP3822792B2 JP2000392862A JP2000392862A JP3822792B2 JP 3822792 B2 JP3822792 B2 JP 3822792B2 JP 2000392862 A JP2000392862 A JP 2000392862A JP 2000392862 A JP2000392862 A JP 2000392862A JP 3822792 B2 JP3822792 B2 JP 3822792B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- conductive material
- element isolation
- isolation insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 87
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 238000002955 isolation Methods 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 64
- 239000004020 conductor Substances 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 38
- 239000010410 layer Substances 0.000 claims description 31
- 239000011810 insulating material Substances 0.000 claims description 30
- 230000002265 prevention Effects 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子を製造する方法に関し、さらに詳しくはゲート電極とソース／ドレイン電極（領域）で構成され、高集積化の実現が可能な金属酸化物半導体誘電効果型トランジスタ素子を製造するのに適した半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
最近は、殆ど全ての家電用、事務機器用、及び産業用機器等にその用途が拡大している半導体素子の小型化、及び高機能化に対する研究開発が活発に進められている。
【０００３】
半導体素子の小型化及び高機能化のためには、半導体素子の単位構成要素に用いられる金属酸化物半導体誘電効果型トランジスタ（以下、ＭＯＳＦＥＴと略称する。）の高集積化が必須であると言える。
このようなＭＯＳＦＥＴの大きさを決定する要素には、各パターンの最小の大きさと、マスク形成時におけるパターン寸法の変化を考慮したクリティカルディメンション（臨界寸法）許容誤差、そして、各パターンの間に生ずるマスク形成時の整列位置ずれを考慮した誤整列許容誤差がある。
【０００４】
一方、従来の方法により半導体素子を製造する場合、製造過程のマスク施工時に発生するマスク形成の整列位置ずれと臨界寸法の変化を考慮し、ゲート電極が、素子分離絶縁膜の上に、部分的に重なるよう形成してある。
【０００５】
つまり、従来技術に基づく半導体素子の製造方法について、図１を参照して説明すれば次の通りである。
【０００６】
図１は、従来技術に基づき半導体素子を製造するときに用いられる主要マスク層の平面図である。
上記半導体素子の製造方法においては、図１に示すように、ゲート電極マスク１０４は、素子分離絶縁膜マスク１０２の上に、部分的に重なるよう形成されている。尚、図中１０６はコンタクトマスクを表わす。
【０００７】
上記の場合には、隣接するＭＯＳＦＥＴ相互の配置間隔は、ゲート電極相互間の最小配置間隔と、ゲート電極と素子分離絶縁膜との重なりの幅とが合算された距離となる。
【０００８】
例えば、従来方法により半導体素子を製造する場合に、０．１８μｍの製造技術を利用すると仮定すれば、ゲート電極相互間の最小配置間隔は０．１８μｍとなる。
【０００９】
ところで、ゲート電極と素子分離絶縁膜との重なりの幅は、誤整列許容誤差と臨界寸法の変化を考慮すれば、大凡０．０６μｍ程度とする必要があるため、隣接するＭＯＳＦＥＴ相互の配置間隔は、ゲート電極相互間の最小配置間隔に、ＭＯＳＦＥＴの両側におけるゲート電極と素子分離絶縁膜との重なりの幅を加えた距離、即ち
０．１８＋０．０６*２＝０．３０μｍ
になる。
【００１０】
【発明が解決しようとする課題】
従って、前述のように従来方法により半導体素子を製造する場合には、マスク形成時の誤整列許容誤差と臨界寸法の変化を考慮して、約０．０６μｍ（即ち、ゲート電極と素子分離絶縁膜との重なりの幅）をＭＯＳＦＥＴの両側に設けるため、結果的ＭＯＳＦＥＴの面積が大きくなるとの問題があり、このような問題はＭＯＳＦＥＴの高集積化を阻害する大きな要因になっているのが実情である。
【００１１】
そこで、本発明は、上記従来技術の問題点を解決するために、発明者等が鋭意工夫を凝らしたものであり、ＭＯＳＦＥＴ相互の配置間隔を小さくすることにより、半導体素子の高集積化を可能とする手段を提供することを目的としている。
【００１２】
【課題を解決するための手段】
前記の目的を達成するための本発明の一つの態様は、請求項１に記載したように、半導体基板上に所定厚さのトレンチマスク層を形成し、任意のパターンを有する素子分離マスクを利用して、前記トレンチマスク層及び半導体基板の一部を蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第１段階と、前記素子分離絶縁物質をエッチバックで平坦に除去して前記トレンチマスク層の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して少なくとも２つの隣接する溝を形成し、前記トレンチマスク層を除去して前記半導体基板上部の一部を露出させ、露出された前記半導体基板を超えて突出すると共に前記２つの溝を分離する素子分離絶縁膜を前記トレンチ上に形成する第２段階と、前記露出した半導体基板上にゲート絶縁膜を形成し、段差を有する前記素子分離絶縁膜の間を埋めてゲート電極用伝導物質を形成する第３段階と、エッチバック工程を実施して、前記ゲート電極用伝導物質を平坦に除去して前記素子分離絶縁膜の上部を露出させ、ゲート電極マスクを利用する蝕刻工程を実施して、前記ゲート電極用伝導物質の一部を除去し、前記素子分離絶縁膜上に自己整列されるゲート電極を形成する第４段階とを含むことを特徴とする。
【００１３】
尚、請求項２に記載したように、前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース／ドレイン領域を形成する段階と、前記ゲート電極及びソース／ドレイン領域が形成された、段差を有する半導体基板上に蝕刻防止膜を形成する段階と、段差を有して形成された前記蝕刻防止膜の上部に層間絶縁膜を平坦に形成する段階と、前記ゲート電極及びソース／ドレイン領域上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み相互連結配線を形成する段階とを、前記第１〜第４段階に加えて含ませてもよい。また、請求項３或いは４に記載したように、前記トレンチマスク層が、酸化膜と窒化膜とを順次積層し、或いは、酸化膜とシリコン膜とを順次積層した構造で形成してあってもよい。
【００１４】
本発明の他の態様は、請求項５に記載したように、半導体基板上にゲート絶縁物質及び第１ゲート電極用伝導物質を順次形成し、任意のパターンを有する素子分離マスクを利用して、前記第１ゲート電極用伝導物質及びゲート絶縁物質と、前記半導体基板の一部とを蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第１段階と、前記素子分離絶縁物質をエッチバックで平坦に除去して素子分離絶縁膜を形成し、前記第１ゲート電極用伝導物質の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して溝を形成する第２段階と、前記形成された溝を埋めて第２ゲート電極用伝導物質を形成し、エッチバック工程を施して前記第２ゲート電極用伝導物質を平坦に除去し、前記素子分離絶縁物質の上部と第１ゲート電極用伝導物質の上部を露出させることにより、両ゲート電極用伝導物質を形成する第３段階と、任意のパターンを有するゲート電極マスクを利用する蝕刻工程を施して前記ゲート電極用伝導物質の一部を除去することにより、前記素子分離絶縁膜に自己整列されるゲート電極を形成する第４段階とで成ることを特徴とする。
【００１５】
尚、請求項６に記載したように、前記第１ゲート電極用伝導物質の上部に第１蝕刻防止膜を形成する段階を、前記第１〜第４段階に加えて含ませてもよい。また、請求項７に記載したように、前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース／ドレイン領域を形成する段階と、前記ゲート電極及びソース／ドレイン領域が形成された、段差を有する半導体基板上に、蝕刻防止膜を形成する段階と、段差を有して形成された前記蝕刻防止膜の上部に。層間絶縁膜を平坦に形成する段階と、前記ゲート電極及びソース／ドレイン領域の上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み、相互連結配線を形成する段階とを、前記第１〜第４段階に加えて含ませてもよい。
【００１６】
【発明の実施の形態】
以下、本発明に係る半導体素子の製造方法を添付の図面を参照しながら詳しく説明する。
図２は、本発明に係り半導体素子を製造する際に用いられる主なマスク層の平面図である。
【００１７】
本発明に係る半導体素子の製造方法の目的とするところは、図２に示すようにゲート電極を素子分離絶縁膜に自己整列させて形成することにより、ゲート電極と素子分離絶縁膜との間の重なりを完全に除去することである。
【００１８】
ここで、参照番号２０２は素子分離絶縁膜マスクを、２０４はゲート形成マスクを、２０６はゲート電極マスクを、２０８はコンタクトマスクをそれぞれ表わす。尚、ゲート電極マスク２０６は活性領域にのみ形成されたゲート電極用伝導物質をパターニングするためのマスク層である。
【００１９】
従って、実際に隣接するＭＯＳＦＥＴの相互の配置間隔は素子分離絶縁膜相互間の最小配置間隔となる。
【００２０】
〔第一の実施の形態〕
前述のような構造を有するマスク層を利用し、本発明に係る半導体素子の製造方法の一例を添付の図面を参照して説明すれば次の通りである。
【００２１】
図３乃至図８は、本発明の第一の実施形態に係る半導体素子を製造する各工程を説明するために模式的に示した、製造過程にある半導体素子の要部の縦断面図でる。尚、各図共に、（イ）は図２におけるＹ−Ｙ断面図であり、（ロ）は図２におけるＸ−Ｘ断面図である。
【００２２】
本発明に係る半導体素子の製造方法においては、図３に示すように半導体基板３０２上に、例えば酸化膜と窒化膜を順次積層するか、或いは酸化膜とシリコン膜を順次積層してトレンチマスク層３０４を形成する。
【００２３】
その次に、図２に示した素子分離絶縁膜マスク２０２を利用した蝕刻工程を施してトレンチマスク層３０４の一部を蝕刻し、前記半導体基板３０２の一部を所定深さに蝕刻してトレンチ（即ち、素子分離絶縁膜を形成するための溝）を形成する。
【００２４】
次いで、前記半導体基板３０２上に形成されたトレンチの内部を完全に埋める形で、後続する工程を介して素子分離絶縁膜３０６ａを形成することになる素子分離絶縁物質３０６を積層する。
このとき、前記素子分離絶縁物質３０６には、例えば、酸化膜を用いるのが好ましい。
【００２５】
図３において、（イ）は図２におけるＹ−Ｙ断面を示し、（ロ）は図２におけるＸ−Ｘ断面を示す。
【００２６】
さらに、エッチバック工程を行い素子分離絶縁物質３０６上部の一部を除去することにより、トレンチマスク層３０４の上部を露出させる。
【００２７】
次いで、図２に示したゲート形成マスク２０４を利用する蝕刻工程を行うことにより、ゲート電極ラインに予定されたフィールド領域の素子分離絶縁物質３０６を一定厚さに蝕刻して溝を形成する。
【００２８】
その次に、前記半導体基板３０２上に残留するトレンチマスク層３０４を除去して半導体基板３０２上部の一部を露出させ、図４に示すように半導体基板３０２上のトレンチ領域に素子分離絶縁膜３０６ａを形成する。
【００２９】
次いで、図５に示すように露出した半導体基板３０２上にゲート絶縁膜３０８を形成した後、段差を有する前記素子分離絶縁膜３０６ａの間に完全に埋め込むようにゲート電極用伝導物質膜３１０を積層する。
【００３０】
その次に、図６に示すようにエッチバック工程（例えば、蝕刻ガスを利用するか、又はＣＭＰを利用するエッチバック工程）を施してゲート電極用伝導物質膜３１０上部の全面を一定厚さにわたり除去し、素子分離絶縁膜３０６ａの上部を露出させる。
【００３１】
次いで、図２に示したゲート電極マスク２０６を利用する蝕刻工程を施してゲート電極用伝導物質膜３１０の一部を除去し、ゲート絶縁膜３０８上部の一部を露出させてゲート電極３１０ａを形成する。
このとき、前記ゲート電極３１０ａを素子分離絶縁膜３０６ａに自己整列させて形成するため、即ち前述の従来方法でのようにゲート電極を素子分離絶縁膜の上に重ねる必要がないため、ＭＯＳＦＥＴの大きさを最小化することができる。
【００３２】
次いで、図７（イ）及び（ロ）に示すように、例えば砒素、燐等をドーピングする不純物拡散工程を施して露出した半導体基板３０２にソース／ドレイン領域３１２を形成する。
【００３３】
その次に、前記素子分離絶縁膜３０６ａ、ゲート電極３１０ａ、及びソース／ドレイン領域３１２等が段差を有して形成された半導体基板３０２の上面全面に亘って一定厚さの蝕刻防止膜３１４を形成し、前記蝕刻防止膜３１４上部の全面に亘って層間絶縁膜３１６を平坦に形成する。このとき、前記蝕刻防止膜３１４には窒化膜を用いるのが好ましく、層間絶縁膜３１６には酸化膜を用いるのが好ましい。
【００３４】
最後に、図２に示したコンタクトマスク２０８を利用した蝕刻工程を施してゲート電極３１０ａ及びソース／ドレイン領域３１２上にコンタクトを形成し、前記形成されたコンタクトに伝導性物質を埋め込んだあと相互連結配線３１８を形成することにより、一例として、図８（イ）及び（ロ）に示すようにＭＯＳＦＥＴの製造を完了する。
【００３５】
従って、本実施例によればＭＯＳＦＥＴを製造するに際して、ゲート電極を素子分離絶縁膜の上に一部分を重ね合わせて形成する従来の方法とは別に、ゲート電極を素子分離絶縁膜に自己整列させて形成するためＭＯＳＦＥＴの大きさを最小化することができる。
【００３６】
即ち、一例としてＭＯＳＦＥＴを０．１８μｍの製造技術で製造する場合には、上述の従来方法によれば、ゲート電極相互の最小配置間隔が０．１８μｍであり、誤整列許容誤差と臨界寸法の変化を考慮してゲート電極と素子分離絶縁膜との重なりの幅を大凡０．０６μｍ程度にすれば、隣接するＭＯＳＦＥＴ相互の配置間隔は、ゲート電極相互の最小配置間隔とＭＯＳＦＥＴの両側の重なりの幅とを加えた大きさ、即ち
０．１８＋０．０６*２＝０．３０μｍ
になる。
【００３７】
これとは別に、一例としてＭＯＳＦＥＴを０．１８μｍの製造技術で製造すると仮定する場合に、本実施例によればゲート電極が素子分離絶縁膜の上に重ならないため、隣接するＭＯＳＦＥＴ相互の配置間隔は素子分離絶縁膜相互の最小配置間隔そのものである０．１８μｍになる。
即ち、本実施例に係る製造方法では従来方法に比べ、隣接するＭＯＳＦＥＴ相互の配置間隔を大幅に節減することができる。
【００３８】
以上で説明したように、本発明に係る上述の例によればゲート電極を素子分離絶縁膜に自己整列させて形成する技法を利用することにより、ＭＯＳＦＥＴの高集積化を確実に実現することができる。
【００３９】
〔第二の実施の形態〕
一方、本発明に係る半導体素子の製造方法における他の例を、図面を参照して説明すれば次の通りである。
【００４０】
図９乃至図１３は、本発明の第二の実施形態に係る半導体素子を製造する各工程を説明するために模式的に示した、製造過程にある半導体素子の要部の縦断面図である。尚、各図共に、（イ）は図２におけるＹ−Ｙ断面図であり、（ロ）は図２におけるＸ−Ｘ断面図である。
【００４１】
以下に説明する半導体素子の製造方法においては、図９（イ）及び（ロ）に示すように半導体基板４０２上にゲート絶縁物質と第１ゲート電極用伝導物質を順次形成する。
【００４２】
その次に、図２に示した素子分離マスク２０２を利用した蝕刻工程を施して第１ゲート電極用伝導物質及びゲート絶縁物質の一部を順次蝕刻し、半導体基板４０２の一部を所定深さに蝕刻することによりトレンチ（即ち、素子分離絶縁膜を形成するための溝）を形成する。
このとき、前記半導体基板４０２上に残留するゲート絶縁物質はゲート絶縁膜４０４となり、第１ゲート電極用伝導物質膜４０６はゲート電極の一部となる。
【００４３】
次いで、前記半導体基板４０２上に形成されたトレンチを完全に埋め込む形に、後続する工程を介して素子分離絶縁膜を形成することになる素子分離絶縁物質４０８を積層する。このとき、前記素子分離絶縁物質４０８としては、例えば酸化膜を用いるのが好ましい。
【００４４】
一方、この例では半導体基板４０２上にゲート絶縁物質及びゲート電極用伝導物質のみを順次積層した後、蝕刻工程を施してトレンチを形成することにして説明及び記述しているが、その他に、ゲート電極用伝導物質の上部に蝕刻防止膜を用いることもできる。
【００４５】
その次に、エッチバック工程、例えば蝕刻ガスを利用するか、又はＣＭＰを利用するエッチバック工程を施して素子分離絶縁物質４０８上部の全面に亘り所定厚さを除去し、残留する第１ゲート電極用伝導物質膜４０６の上部を露出させる。
【００４６】
次いで、図１０（イ）及び（ロ）に示すように図２に示したゲート形成マスク２０４を利用する蝕刻工程を施してゲート電極ラインに予定されたフィールド領域にある素子分離絶縁物質４０８の一部を所定深さだけ除去して溝を形成し、素子分離絶縁膜４０８ａを形成する。このとき、図１０（イ）に示したように、後にゲート電極に用いられる領域に第１ゲート電極用伝導物質４０６の一部が残留する。
【００４７】
次いで、図１１（イ）及び（ロ）に示すように前記素子分離絶縁膜４０８ａの一定部分に形成された溝に埋め込むように第２ゲート電極用伝導物質膜４１０を形成し、蝕刻ガス又はＣＭＰを利用するエッチバック工程を施して第２ゲート電極用伝導物質膜４１０を平坦に除去することにより、第１ゲート電極用伝導物質膜４０６の上部及び素子分離絶縁膜４０８ａの上部を露出させる。
このとき、前記第１ゲート電極用伝導物質４０６及び溝の内部に残留する第２ゲート電極用伝導物質膜４１０はゲート電極４５０を成すことになる。
【００４８】
その次に、図１２（イ）及び（ロ）に示すように図２に示したゲート電極マスク２０６を利用した蝕刻工程を施してゲート電極用伝導物質の一部を除去し、ゲート絶縁膜４０４上部の一部を露出させることによりゲート電極４５０を形成し、例えば砒素、燐等をドーピングする不純物拡散工程により、露出した半導体基板４０２の一部にソース／ドレイン電極４１２を形成する。
【００４９】
次いで、前記素子分離絶縁膜４０８ａ、ゲート電極４５０及びソース／ドレイン領域４１２が段差を有して形成された、半導体基板４０２上部の全面に亘って一定厚さの蝕刻防止膜４１４を形成し、前記蝕刻防止膜４１４上部の全面に亘って層間絶縁膜４１６を平坦に形成する。ここで、前記蝕刻防止膜４１４には窒化膜を用いるのが好ましく、前記層間絶縁膜４１６には酸化膜を用いるのが好ましい。その次に、最後に図２に示したコンタクトマスク２０８を利用した蝕刻工程を行い、ゲート電極４５０及びソース／ドレイン領域４１２上にコンタクトを形成する。
【００５０】
次いで、図１３（イ）及び（ロ）に示すように前記形成されたコンタクトを伝導性物質で充填した次の相互連結配線４１８を形成することにより、ＭＯＳＦＥＴの製造を完了する。
【００５１】
【発明の効果】
前述したように、本発明に係る半導体素子の製造方法においては次のような効果がある。
【００５２】
本発明においては、製造過程のマスク工程において発生するマスク形成の誤整列許容誤差と臨界寸法の変化を考慮し、ゲート電極が素子分離絶縁膜の上に一部分重なるようにしてＭＯＳＦＥＴを製造する前述の従来方法とは別に、ゲート電極を素子分離絶縁膜に自己整列させて形成し、ゲート電極が素子分離絶縁膜の上に重なる部分を完全に除去するため、ＭＯＳＦＥＴの大きさを縮小することができ、半導体素子の高集積化を効果的に実現することができる。
【図面の簡単な説明】
【図１】従来の半導体素子の製造に用いられる主なマスク層を示す半導体素子要部の平面図
【図２】本発明に係る半導体素子の製造に用いられる主なマスク層を示す半導体素子要部の平面図
【図３】本発明に係る半導体素子の製造方法の一例につきその工程の一過程を模式的に示した半導体素子要部の縦断面図
【図４】図３に示した過程に後続する過程における半導体素子要部の縦断面図
【図５】図４に示した過程に後続する過程における半導体素子要部の縦断面図
【図６】図５に示した過程に後続する過程における半導体素子要部の縦断面図
【図７】図６に示した過程に後続する過程における半導体素子要部の縦断面図
【図８】図７に示した過程に後続する過程における半導体素子要部の縦断面図
【図９】本発明に係る半導体素子の製造方法につき他の例の工程の一過程を模式的に示した半導体素子要部の縦断面図
【図１０】図９に示した過程に後続する過程における半導体素子要部の縦断面図
【図１１】図１０に示した過程に後続する過程における半導体素子要部の縦断面図
【図１２】図１１に示した過程に後続する過程における半導体素子要部の縦断面図
【図１３】図１２に示した過程に後続する過程における半導体素子要部の縦断面図
【符号の説明】
３０２，４０２ 半導体基板
３０４ トレンチマスク層
３０６，４０８ 素子分離絶縁膜
３０８，４０４ ゲート絶縁膜
３１０，４１０ ゲート電極
３１２、４１２ ソース／ドレイン領域
３１４、４１４ 蝕刻防止膜
３１６、４１６ 層間絶縁膜
【発明の属する技術分野】
本発明は半導体素子を製造する方法に関し、さらに詳しくはゲート電極とソース／ドレイン電極（領域）で構成され、高集積化の実現が可能な金属酸化物半導体誘電効果型トランジスタ素子を製造するのに適した半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
最近は、殆ど全ての家電用、事務機器用、及び産業用機器等にその用途が拡大している半導体素子の小型化、及び高機能化に対する研究開発が活発に進められている。
【０００３】
半導体素子の小型化及び高機能化のためには、半導体素子の単位構成要素に用いられる金属酸化物半導体誘電効果型トランジスタ（以下、ＭＯＳＦＥＴと略称する。）の高集積化が必須であると言える。
このようなＭＯＳＦＥＴの大きさを決定する要素には、各パターンの最小の大きさと、マスク形成時におけるパターン寸法の変化を考慮したクリティカルディメンション（臨界寸法）許容誤差、そして、各パターンの間に生ずるマスク形成時の整列位置ずれを考慮した誤整列許容誤差がある。
【０００４】
一方、従来の方法により半導体素子を製造する場合、製造過程のマスク施工時に発生するマスク形成の整列位置ずれと臨界寸法の変化を考慮し、ゲート電極が、素子分離絶縁膜の上に、部分的に重なるよう形成してある。
【０００５】
つまり、従来技術に基づく半導体素子の製造方法について、図１を参照して説明すれば次の通りである。
【０００６】
図１は、従来技術に基づき半導体素子を製造するときに用いられる主要マスク層の平面図である。
上記半導体素子の製造方法においては、図１に示すように、ゲート電極マスク１０４は、素子分離絶縁膜マスク１０２の上に、部分的に重なるよう形成されている。尚、図中１０６はコンタクトマスクを表わす。
【０００７】
上記の場合には、隣接するＭＯＳＦＥＴ相互の配置間隔は、ゲート電極相互間の最小配置間隔と、ゲート電極と素子分離絶縁膜との重なりの幅とが合算された距離となる。
【０００８】
例えば、従来方法により半導体素子を製造する場合に、０．１８μｍの製造技術を利用すると仮定すれば、ゲート電極相互間の最小配置間隔は０．１８μｍとなる。
【０００９】
ところで、ゲート電極と素子分離絶縁膜との重なりの幅は、誤整列許容誤差と臨界寸法の変化を考慮すれば、大凡０．０６μｍ程度とする必要があるため、隣接するＭＯＳＦＥＴ相互の配置間隔は、ゲート電極相互間の最小配置間隔に、ＭＯＳＦＥＴの両側におけるゲート電極と素子分離絶縁膜との重なりの幅を加えた距離、即ち
０．１８＋０．０６*２＝０．３０μｍ
になる。
【００１０】
【発明が解決しようとする課題】
従って、前述のように従来方法により半導体素子を製造する場合には、マスク形成時の誤整列許容誤差と臨界寸法の変化を考慮して、約０．０６μｍ（即ち、ゲート電極と素子分離絶縁膜との重なりの幅）をＭＯＳＦＥＴの両側に設けるため、結果的ＭＯＳＦＥＴの面積が大きくなるとの問題があり、このような問題はＭＯＳＦＥＴの高集積化を阻害する大きな要因になっているのが実情である。
【００１１】
そこで、本発明は、上記従来技術の問題点を解決するために、発明者等が鋭意工夫を凝らしたものであり、ＭＯＳＦＥＴ相互の配置間隔を小さくすることにより、半導体素子の高集積化を可能とする手段を提供することを目的としている。
【００１２】
【課題を解決するための手段】
前記の目的を達成するための本発明の一つの態様は、請求項１に記載したように、半導体基板上に所定厚さのトレンチマスク層を形成し、任意のパターンを有する素子分離マスクを利用して、前記トレンチマスク層及び半導体基板の一部を蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第１段階と、前記素子分離絶縁物質をエッチバックで平坦に除去して前記トレンチマスク層の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して少なくとも２つの隣接する溝を形成し、前記トレンチマスク層を除去して前記半導体基板上部の一部を露出させ、露出された前記半導体基板を超えて突出すると共に前記２つの溝を分離する素子分離絶縁膜を前記トレンチ上に形成する第２段階と、前記露出した半導体基板上にゲート絶縁膜を形成し、段差を有する前記素子分離絶縁膜の間を埋めてゲート電極用伝導物質を形成する第３段階と、エッチバック工程を実施して、前記ゲート電極用伝導物質を平坦に除去して前記素子分離絶縁膜の上部を露出させ、ゲート電極マスクを利用する蝕刻工程を実施して、前記ゲート電極用伝導物質の一部を除去し、前記素子分離絶縁膜上に自己整列されるゲート電極を形成する第４段階とを含むことを特徴とする。
【００１３】
尚、請求項２に記載したように、前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース／ドレイン領域を形成する段階と、前記ゲート電極及びソース／ドレイン領域が形成された、段差を有する半導体基板上に蝕刻防止膜を形成する段階と、段差を有して形成された前記蝕刻防止膜の上部に層間絶縁膜を平坦に形成する段階と、前記ゲート電極及びソース／ドレイン領域上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み相互連結配線を形成する段階とを、前記第１〜第４段階に加えて含ませてもよい。また、請求項３或いは４に記載したように、前記トレンチマスク層が、酸化膜と窒化膜とを順次積層し、或いは、酸化膜とシリコン膜とを順次積層した構造で形成してあってもよい。
【００１４】
本発明の他の態様は、請求項５に記載したように、半導体基板上にゲート絶縁物質及び第１ゲート電極用伝導物質を順次形成し、任意のパターンを有する素子分離マスクを利用して、前記第１ゲート電極用伝導物質及びゲート絶縁物質と、前記半導体基板の一部とを蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第１段階と、前記素子分離絶縁物質をエッチバックで平坦に除去して素子分離絶縁膜を形成し、前記第１ゲート電極用伝導物質の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して溝を形成する第２段階と、前記形成された溝を埋めて第２ゲート電極用伝導物質を形成し、エッチバック工程を施して前記第２ゲート電極用伝導物質を平坦に除去し、前記素子分離絶縁物質の上部と第１ゲート電極用伝導物質の上部を露出させることにより、両ゲート電極用伝導物質を形成する第３段階と、任意のパターンを有するゲート電極マスクを利用する蝕刻工程を施して前記ゲート電極用伝導物質の一部を除去することにより、前記素子分離絶縁膜に自己整列されるゲート電極を形成する第４段階とで成ることを特徴とする。
【００１５】
尚、請求項６に記載したように、前記第１ゲート電極用伝導物質の上部に第１蝕刻防止膜を形成する段階を、前記第１〜第４段階に加えて含ませてもよい。また、請求項７に記載したように、前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース／ドレイン領域を形成する段階と、前記ゲート電極及びソース／ドレイン領域が形成された、段差を有する半導体基板上に、蝕刻防止膜を形成する段階と、段差を有して形成された前記蝕刻防止膜の上部に。層間絶縁膜を平坦に形成する段階と、前記ゲート電極及びソース／ドレイン領域の上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み、相互連結配線を形成する段階とを、前記第１〜第４段階に加えて含ませてもよい。
【００１６】
【発明の実施の形態】
以下、本発明に係る半導体素子の製造方法を添付の図面を参照しながら詳しく説明する。
図２は、本発明に係り半導体素子を製造する際に用いられる主なマスク層の平面図である。
【００１７】
本発明に係る半導体素子の製造方法の目的とするところは、図２に示すようにゲート電極を素子分離絶縁膜に自己整列させて形成することにより、ゲート電極と素子分離絶縁膜との間の重なりを完全に除去することである。
【００１８】
ここで、参照番号２０２は素子分離絶縁膜マスクを、２０４はゲート形成マスクを、２０６はゲート電極マスクを、２０８はコンタクトマスクをそれぞれ表わす。尚、ゲート電極マスク２０６は活性領域にのみ形成されたゲート電極用伝導物質をパターニングするためのマスク層である。
【００１９】
従って、実際に隣接するＭＯＳＦＥＴの相互の配置間隔は素子分離絶縁膜相互間の最小配置間隔となる。
【００２０】
〔第一の実施の形態〕
前述のような構造を有するマスク層を利用し、本発明に係る半導体素子の製造方法の一例を添付の図面を参照して説明すれば次の通りである。
【００２１】
図３乃至図８は、本発明の第一の実施形態に係る半導体素子を製造する各工程を説明するために模式的に示した、製造過程にある半導体素子の要部の縦断面図でる。尚、各図共に、（イ）は図２におけるＹ−Ｙ断面図であり、（ロ）は図２におけるＸ−Ｘ断面図である。
【００２２】
本発明に係る半導体素子の製造方法においては、図３に示すように半導体基板３０２上に、例えば酸化膜と窒化膜を順次積層するか、或いは酸化膜とシリコン膜を順次積層してトレンチマスク層３０４を形成する。
【００２３】
その次に、図２に示した素子分離絶縁膜マスク２０２を利用した蝕刻工程を施してトレンチマスク層３０４の一部を蝕刻し、前記半導体基板３０２の一部を所定深さに蝕刻してトレンチ（即ち、素子分離絶縁膜を形成するための溝）を形成する。
【００２４】
次いで、前記半導体基板３０２上に形成されたトレンチの内部を完全に埋める形で、後続する工程を介して素子分離絶縁膜３０６ａを形成することになる素子分離絶縁物質３０６を積層する。
このとき、前記素子分離絶縁物質３０６には、例えば、酸化膜を用いるのが好ましい。
【００２５】
図３において、（イ）は図２におけるＹ−Ｙ断面を示し、（ロ）は図２におけるＸ−Ｘ断面を示す。
【００２６】
さらに、エッチバック工程を行い素子分離絶縁物質３０６上部の一部を除去することにより、トレンチマスク層３０４の上部を露出させる。
【００２７】
次いで、図２に示したゲート形成マスク２０４を利用する蝕刻工程を行うことにより、ゲート電極ラインに予定されたフィールド領域の素子分離絶縁物質３０６を一定厚さに蝕刻して溝を形成する。
【００２８】
その次に、前記半導体基板３０２上に残留するトレンチマスク層３０４を除去して半導体基板３０２上部の一部を露出させ、図４に示すように半導体基板３０２上のトレンチ領域に素子分離絶縁膜３０６ａを形成する。
【００２９】
次いで、図５に示すように露出した半導体基板３０２上にゲート絶縁膜３０８を形成した後、段差を有する前記素子分離絶縁膜３０６ａの間に完全に埋め込むようにゲート電極用伝導物質膜３１０を積層する。
【００３０】
その次に、図６に示すようにエッチバック工程（例えば、蝕刻ガスを利用するか、又はＣＭＰを利用するエッチバック工程）を施してゲート電極用伝導物質膜３１０上部の全面を一定厚さにわたり除去し、素子分離絶縁膜３０６ａの上部を露出させる。
【００３１】
次いで、図２に示したゲート電極マスク２０６を利用する蝕刻工程を施してゲート電極用伝導物質膜３１０の一部を除去し、ゲート絶縁膜３０８上部の一部を露出させてゲート電極３１０ａを形成する。
このとき、前記ゲート電極３１０ａを素子分離絶縁膜３０６ａに自己整列させて形成するため、即ち前述の従来方法でのようにゲート電極を素子分離絶縁膜の上に重ねる必要がないため、ＭＯＳＦＥＴの大きさを最小化することができる。
【００３２】
次いで、図７（イ）及び（ロ）に示すように、例えば砒素、燐等をドーピングする不純物拡散工程を施して露出した半導体基板３０２にソース／ドレイン領域３１２を形成する。
【００３３】
その次に、前記素子分離絶縁膜３０６ａ、ゲート電極３１０ａ、及びソース／ドレイン領域３１２等が段差を有して形成された半導体基板３０２の上面全面に亘って一定厚さの蝕刻防止膜３１４を形成し、前記蝕刻防止膜３１４上部の全面に亘って層間絶縁膜３１６を平坦に形成する。このとき、前記蝕刻防止膜３１４には窒化膜を用いるのが好ましく、層間絶縁膜３１６には酸化膜を用いるのが好ましい。
【００３４】
最後に、図２に示したコンタクトマスク２０８を利用した蝕刻工程を施してゲート電極３１０ａ及びソース／ドレイン領域３１２上にコンタクトを形成し、前記形成されたコンタクトに伝導性物質を埋め込んだあと相互連結配線３１８を形成することにより、一例として、図８（イ）及び（ロ）に示すようにＭＯＳＦＥＴの製造を完了する。
【００３５】
従って、本実施例によればＭＯＳＦＥＴを製造するに際して、ゲート電極を素子分離絶縁膜の上に一部分を重ね合わせて形成する従来の方法とは別に、ゲート電極を素子分離絶縁膜に自己整列させて形成するためＭＯＳＦＥＴの大きさを最小化することができる。
【００３６】
即ち、一例としてＭＯＳＦＥＴを０．１８μｍの製造技術で製造する場合には、上述の従来方法によれば、ゲート電極相互の最小配置間隔が０．１８μｍであり、誤整列許容誤差と臨界寸法の変化を考慮してゲート電極と素子分離絶縁膜との重なりの幅を大凡０．０６μｍ程度にすれば、隣接するＭＯＳＦＥＴ相互の配置間隔は、ゲート電極相互の最小配置間隔とＭＯＳＦＥＴの両側の重なりの幅とを加えた大きさ、即ち
０．１８＋０．０６*２＝０．３０μｍ
になる。
【００３７】
これとは別に、一例としてＭＯＳＦＥＴを０．１８μｍの製造技術で製造すると仮定する場合に、本実施例によればゲート電極が素子分離絶縁膜の上に重ならないため、隣接するＭＯＳＦＥＴ相互の配置間隔は素子分離絶縁膜相互の最小配置間隔そのものである０．１８μｍになる。
即ち、本実施例に係る製造方法では従来方法に比べ、隣接するＭＯＳＦＥＴ相互の配置間隔を大幅に節減することができる。
【００３８】
以上で説明したように、本発明に係る上述の例によればゲート電極を素子分離絶縁膜に自己整列させて形成する技法を利用することにより、ＭＯＳＦＥＴの高集積化を確実に実現することができる。
【００３９】
〔第二の実施の形態〕
一方、本発明に係る半導体素子の製造方法における他の例を、図面を参照して説明すれば次の通りである。
【００４０】
図９乃至図１３は、本発明の第二の実施形態に係る半導体素子を製造する各工程を説明するために模式的に示した、製造過程にある半導体素子の要部の縦断面図である。尚、各図共に、（イ）は図２におけるＹ−Ｙ断面図であり、（ロ）は図２におけるＸ−Ｘ断面図である。
【００４１】
以下に説明する半導体素子の製造方法においては、図９（イ）及び（ロ）に示すように半導体基板４０２上にゲート絶縁物質と第１ゲート電極用伝導物質を順次形成する。
【００４２】
その次に、図２に示した素子分離マスク２０２を利用した蝕刻工程を施して第１ゲート電極用伝導物質及びゲート絶縁物質の一部を順次蝕刻し、半導体基板４０２の一部を所定深さに蝕刻することによりトレンチ（即ち、素子分離絶縁膜を形成するための溝）を形成する。
このとき、前記半導体基板４０２上に残留するゲート絶縁物質はゲート絶縁膜４０４となり、第１ゲート電極用伝導物質膜４０６はゲート電極の一部となる。
【００４３】
次いで、前記半導体基板４０２上に形成されたトレンチを完全に埋め込む形に、後続する工程を介して素子分離絶縁膜を形成することになる素子分離絶縁物質４０８を積層する。このとき、前記素子分離絶縁物質４０８としては、例えば酸化膜を用いるのが好ましい。
【００４４】
一方、この例では半導体基板４０２上にゲート絶縁物質及びゲート電極用伝導物質のみを順次積層した後、蝕刻工程を施してトレンチを形成することにして説明及び記述しているが、その他に、ゲート電極用伝導物質の上部に蝕刻防止膜を用いることもできる。
【００４５】
その次に、エッチバック工程、例えば蝕刻ガスを利用するか、又はＣＭＰを利用するエッチバック工程を施して素子分離絶縁物質４０８上部の全面に亘り所定厚さを除去し、残留する第１ゲート電極用伝導物質膜４０６の上部を露出させる。
【００４６】
次いで、図１０（イ）及び（ロ）に示すように図２に示したゲート形成マスク２０４を利用する蝕刻工程を施してゲート電極ラインに予定されたフィールド領域にある素子分離絶縁物質４０８の一部を所定深さだけ除去して溝を形成し、素子分離絶縁膜４０８ａを形成する。このとき、図１０（イ）に示したように、後にゲート電極に用いられる領域に第１ゲート電極用伝導物質４０６の一部が残留する。
【００４７】
次いで、図１１（イ）及び（ロ）に示すように前記素子分離絶縁膜４０８ａの一定部分に形成された溝に埋め込むように第２ゲート電極用伝導物質膜４１０を形成し、蝕刻ガス又はＣＭＰを利用するエッチバック工程を施して第２ゲート電極用伝導物質膜４１０を平坦に除去することにより、第１ゲート電極用伝導物質膜４０６の上部及び素子分離絶縁膜４０８ａの上部を露出させる。
このとき、前記第１ゲート電極用伝導物質４０６及び溝の内部に残留する第２ゲート電極用伝導物質膜４１０はゲート電極４５０を成すことになる。
【００４８】
その次に、図１２（イ）及び（ロ）に示すように図２に示したゲート電極マスク２０６を利用した蝕刻工程を施してゲート電極用伝導物質の一部を除去し、ゲート絶縁膜４０４上部の一部を露出させることによりゲート電極４５０を形成し、例えば砒素、燐等をドーピングする不純物拡散工程により、露出した半導体基板４０２の一部にソース／ドレイン電極４１２を形成する。
【００４９】
次いで、前記素子分離絶縁膜４０８ａ、ゲート電極４５０及びソース／ドレイン領域４１２が段差を有して形成された、半導体基板４０２上部の全面に亘って一定厚さの蝕刻防止膜４１４を形成し、前記蝕刻防止膜４１４上部の全面に亘って層間絶縁膜４１６を平坦に形成する。ここで、前記蝕刻防止膜４１４には窒化膜を用いるのが好ましく、前記層間絶縁膜４１６には酸化膜を用いるのが好ましい。その次に、最後に図２に示したコンタクトマスク２０８を利用した蝕刻工程を行い、ゲート電極４５０及びソース／ドレイン領域４１２上にコンタクトを形成する。
【００５０】
次いで、図１３（イ）及び（ロ）に示すように前記形成されたコンタクトを伝導性物質で充填した次の相互連結配線４１８を形成することにより、ＭＯＳＦＥＴの製造を完了する。
【００５１】
【発明の効果】
前述したように、本発明に係る半導体素子の製造方法においては次のような効果がある。
【００５２】
本発明においては、製造過程のマスク工程において発生するマスク形成の誤整列許容誤差と臨界寸法の変化を考慮し、ゲート電極が素子分離絶縁膜の上に一部分重なるようにしてＭＯＳＦＥＴを製造する前述の従来方法とは別に、ゲート電極を素子分離絶縁膜に自己整列させて形成し、ゲート電極が素子分離絶縁膜の上に重なる部分を完全に除去するため、ＭＯＳＦＥＴの大きさを縮小することができ、半導体素子の高集積化を効果的に実現することができる。
【図面の簡単な説明】
【図１】従来の半導体素子の製造に用いられる主なマスク層を示す半導体素子要部の平面図
【図２】本発明に係る半導体素子の製造に用いられる主なマスク層を示す半導体素子要部の平面図
【図３】本発明に係る半導体素子の製造方法の一例につきその工程の一過程を模式的に示した半導体素子要部の縦断面図
【図４】図３に示した過程に後続する過程における半導体素子要部の縦断面図
【図５】図４に示した過程に後続する過程における半導体素子要部の縦断面図
【図６】図５に示した過程に後続する過程における半導体素子要部の縦断面図
【図７】図６に示した過程に後続する過程における半導体素子要部の縦断面図
【図８】図７に示した過程に後続する過程における半導体素子要部の縦断面図
【図９】本発明に係る半導体素子の製造方法につき他の例の工程の一過程を模式的に示した半導体素子要部の縦断面図
【図１０】図９に示した過程に後続する過程における半導体素子要部の縦断面図
【図１１】図１０に示した過程に後続する過程における半導体素子要部の縦断面図
【図１２】図１１に示した過程に後続する過程における半導体素子要部の縦断面図
【図１３】図１２に示した過程に後続する過程における半導体素子要部の縦断面図
【符号の説明】
３０２，４０２ 半導体基板
３０４ トレンチマスク層
３０６，４０８ 素子分離絶縁膜
３０８，４０４ ゲート絶縁膜
３１０，４１０ ゲート電極
３１２、４１２ ソース／ドレイン領域
３１４、４１４ 蝕刻防止膜
３１６、４１６ 層間絶縁膜
Claims (7)
- 半導体基板上に所定厚さのトレンチマスク層を形成し、任意のパターンを有する素子分離マスクを利用して、前記トレンチマスク層及び半導体基板の一部を蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第１段階と、
前記素子分離絶縁物質をエッチバックで平坦に除去して前記トレンチマスク層の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して少なくとも２つの隣接した溝を形成し、前記トレンチマスク層を除去して前記半導体基板上部の一部を露出させ、露出された前記半導体基板を超えて突出すると共に前記２つの溝を分離する素子分離絶縁膜を前記トレンチ上に形成する第２段階と、
前記露出した半導体基板上にゲート絶縁膜を形成し、段差を有する前記素子分離絶縁膜の間を埋めてゲート電極用伝導物質を形成する第３段階と、
エッチバック工程を実施して、前記ゲート電極用伝導物質を平坦に除去して前記素子分離絶縁膜の上部を露出させ、ゲート電極マスクを利用する蝕刻工程を実施して、前記ゲート電極用伝導物質の一部を除去し、前記素子分離絶縁膜上に自己整列されるゲート電極を形成する第４段階とを含んで成ることを特徴とする半導体素子の製造方法。 - 前記第１〜第４段階に加えて、
前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース／ドレイン領域を形成する段階と、
前記ゲート電極及びソース／ドレイン領域が形成された、段差を有する半導体基板上に蝕刻防止膜を形成する段階と、
段差を有して形成された前記蝕刻防止膜の上部に層間絶縁膜を平坦に形成する段階と、
前記ゲート電極及びソース／ドレイン領域上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み相互連結配線を形成する段階とをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。 - 前記トレンチマスク層が、酸化膜と窒化膜とを順次積層した構造で形成されることを特徴とする請求項１記載の半導体素子の製造方法。
- 前記トレンチマスク層が、酸化膜とシリコン膜とを順次積層した構造で形成されることを特徴とする請求項１記載の半導体素子の製造方法。
- 半導体基板上にゲート絶縁物質及び第１ゲート電極用伝導物質を順次形成し、任意のパターンを有する素子分離マスクを利用して、前記第１ゲート電極用伝導物質及びゲート絶縁物質と、前記半導体基板の一部とを蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第１段階と、
前記素子分離絶縁物質をエッチバックで平坦に除去して素子分離絶縁膜を形成し、前記第１ゲート電極用伝導物質の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して溝を形成する第２段階と、
前記形成された溝を埋めて第２ゲート電極用伝導物質を形成し、エッチバック工程を施して前記第２ゲート電極用伝導物質を平坦に除去し、前記素子分離絶縁物質の上部と第１ゲート電極用伝導物質の上部を露出させることにより、両ゲート電極用伝導物質を形成する第３段階と、
任意のパターンを有するゲート電極マスクを利用する蝕刻工程を施して前記ゲート電極用伝導物質の一部を除去することにより、前記素子分離絶縁膜に自己整列されるゲート電極を形成する第４段階とで成る半導体素子の製造方法。 - 前記第１〜第４段階に加えて、前記第１ゲート電極用伝導物質の上部に第１蝕刻防止膜を形成する段階を含むことを特徴とする請求項５記載の半導体素子の製造方法。
- 前記第１〜第４段階に加えて、
前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース／ドレイン領域を形成する段階と、
前記ゲート電極及びソース／ドレイン領域が形成された、段差を有する半導体基板上に、蝕刻防止膜を形成する段階と、
段差を有して形成された前記蝕刻防止膜の上部に、層間絶縁膜を平坦に形成する段階と、
前記ゲート電極及びソース／ドレイン領域の上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み、相互連結配線を形成する段階とをさらに含むことを特徴とする請求項５記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999-61040 | 1999-12-23 | ||
| KR1019990061040A KR100314473B1 (ko) | 1999-12-23 | 1999-12-23 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001217396A JP2001217396A (ja) | 2001-08-10 |
| JP3822792B2 true JP3822792B2 (ja) | 2006-09-20 |
Family
ID=19628715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000392862A Expired - Fee Related JP3822792B2 (ja) | 1999-12-23 | 2000-12-25 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6500718B2 (ja) |
| JP (1) | JP3822792B2 (ja) |
| KR (1) | KR100314473B1 (ja) |
| TW (1) | TW557499B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4726176B2 (ja) * | 2002-09-20 | 2011-07-20 | キヤノン株式会社 | 固体撮像装置 |
| ITTO20020997A1 (it) * | 2002-11-15 | 2004-05-16 | St Microelectronics Srl | Procedimento autoalllineato per la fabbricazione di |
| KR101441910B1 (ko) * | 2005-11-10 | 2014-10-01 | 더 몰간 크루시블 캄파니 피엘시 | 고온내열성 섬유 |
| JP2014241386A (ja) * | 2013-06-12 | 2014-12-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
| CN105448688A (zh) * | 2014-07-09 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法及半导体器件 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936859A (en) * | 1973-08-06 | 1976-02-03 | Rca Corporation | Semiconductor device including a conductor surrounded by an insulator |
| US4737828A (en) * | 1986-03-17 | 1988-04-12 | General Electric Company | Method for gate electrode fabrication and symmetrical and non-symmetrical self-aligned inlay transistors made therefrom |
| US5571738A (en) * | 1992-09-21 | 1996-11-05 | Advanced Micro Devices, Inc. | Method of making poly LDD self-aligned channel transistors |
| KR960012259B1 (ko) | 1993-03-13 | 1996-09-18 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| US5672530A (en) * | 1993-03-22 | 1997-09-30 | Sharp Microelectronics Technology, Inc. | Method of making MOS transistor with controlled shallow source/drain junction |
| JPH1126757A (ja) | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5843816A (en) | 1997-07-28 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated self-aligned butt contact process flow and structure for six transistor full complementary metal oxide semiconductor static random access memory cell |
| US5960270A (en) | 1997-08-11 | 1999-09-28 | Motorola, Inc. | Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions |
| US6046088A (en) * | 1997-12-05 | 2000-04-04 | Advanced Micro Devices, Inc. | Method for self-aligning polysilicon gates with field isolation and the resultant structure |
| JP4404972B2 (ja) | 1998-03-30 | 2010-01-27 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| US6017810A (en) * | 1998-04-30 | 2000-01-25 | International Business Machines Corporation | Process for fabricating field effect transistor with a self-aligned gate to device isolation |
| US6080654A (en) | 1999-08-20 | 2000-06-27 | Advanced Micro Devices, Inc. | Simplified method of forming self-aligned vias in a semiconductor device |
-
1999
- 1999-12-23 KR KR1019990061040A patent/KR100314473B1/ko not_active IP Right Cessation
-
2000
- 2000-12-21 TW TW089127589A patent/TW557499B/zh not_active IP Right Cessation
- 2000-12-22 US US09/747,621 patent/US6500718B2/en not_active Expired - Fee Related
- 2000-12-25 JP JP2000392862A patent/JP3822792B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-13 US US10/293,741 patent/US6589846B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030060016A1 (en) | 2003-03-27 |
| TW557499B (en) | 2003-10-11 |
| KR20010057667A (ko) | 2001-07-05 |
| US6589846B2 (en) | 2003-07-08 |
| KR100314473B1 (ko) | 2001-11-15 |
| US20010005616A1 (en) | 2001-06-28 |
| JP2001217396A (ja) | 2001-08-10 |
| US6500718B2 (en) | 2002-12-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| CN1877858B (zh) | 金属氧化物半导体场效应晶体管及其制造方法 | |
| CN112133759B (zh) | 具有屏蔽栅沟槽结构的半导体器件及其制造方法 | |
| JPS6273772A (ja) | 半導体デバイスの製作方法 | |
| KR970007830B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR920004541B1 (ko) | 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법 | |
| KR100407570B1 (ko) | 게이트 콘택 구조체 및 그 형성 방법 | |
| JP3822792B2 (ja) | 半導体素子の製造方法 | |
| KR100231289B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP2000514241A (ja) | 自己整合されたコンタクトおよびフィールド絶縁物を伴ったトランジスタおよび該トランジスタのための製造プロセス | |
| KR100408414B1 (ko) | 반도체 소자 및 그 제조방법 | |
| WO2014123176A1 (ja) | 半導体装置及びその製造方法 | |
| JPH11163325A (ja) | 半導体装置及びその製造方法 | |
| JPH10242264A (ja) | 半導体装置の製造方法 | |
| JP2000077678A (ja) | 半導体素子とその製造方法 | |
| JP3517523B2 (ja) | 半導体装置及びその製造方法 | |
| KR100351909B1 (ko) | 반도체소자의 제조방법 | |
| JP3667907B2 (ja) | 半導体装置の製造方法 | |
| TW202412075A (zh) | 半導體裝置及其製造方法 | |
| JP2022170768A (ja) | 半導体装置の製造方法 | |
| JP2024060921A (ja) | 半導体装置の製造方法 | |
| JPH11354787A (ja) | 半導体装置の製造方法 | |
| KR100265830B1 (ko) | 반도체장치의콘택홀형성방법 | |
| JPH036857A (ja) | 半導体装置およびその製造方法 | |
| KR101212266B1 (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041213 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050614 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060112 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060412 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060601 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060623 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |