JP3822792B2 - 半導体素子の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は半導体素子を製造する方法に関し、さらに詳しくはゲート電極とソース/ドレイン電極(領域)で構成され、高集積化の実現が可能な金属酸化物半導体誘電効果型トランジスタ素子を製造するのに適した半導体素子の製造方法に関するものである。
【0002】
【従来の技術】
最近は、殆ど全ての家電用、事務機器用、及び産業用機器等にその用途が拡大している半導体素子の小型化、及び高機能化に対する研究開発が活発に進められている。
【0003】
半導体素子の小型化及び高機能化のためには、半導体素子の単位構成要素に用いられる金属酸化物半導体誘電効果型トランジスタ(以下、MOSFETと略称する。)の高集積化が必須であると言える。
このようなMOSFETの大きさを決定する要素には、各パターンの最小の大きさと、マスク形成時におけるパターン寸法の変化を考慮したクリティカルディメンション(臨界寸法)許容誤差、そして、各パターンの間に生ずるマスク形成時の整列位置ずれを考慮した誤整列許容誤差がある。
【0004】
一方、従来の方法により半導体素子を製造する場合、製造過程のマスク施工時に発生するマスク形成の整列位置ずれと臨界寸法の変化を考慮し、ゲート電極が、素子分離絶縁膜の上に、部分的に重なるよう形成してある。
【0005】
つまり、従来技術に基づく半導体素子の製造方法について、図1を参照して説明すれば次の通りである。
【0006】
図1は、従来技術に基づき半導体素子を製造するときに用いられる主要マスク層の平面図である。
上記半導体素子の製造方法においては、図1に示すように、ゲート電極マスク104は、素子分離絶縁膜マスク102の上に、部分的に重なるよう形成されている。尚、図中106はコンタクトマスクを表わす。
【0007】
上記の場合には、隣接するMOSFET相互の配置間隔は、ゲート電極相互間の最小配置間隔と、ゲート電極と素子分離絶縁膜との重なりの幅とが合算された距離となる。
【0008】
例えば、従来方法により半導体素子を製造する場合に、0.18μmの製造技術を利用すると仮定すれば、ゲート電極相互間の最小配置間隔は0.18μmとなる。
【0009】
ところで、ゲート電極と素子分離絶縁膜との重なりの幅は、誤整列許容誤差と臨界寸法の変化を考慮すれば、大凡0.06μm程度とする必要があるため、隣接するMOSFET相互の配置間隔は、ゲート電極相互間の最小配置間隔に、MOSFETの両側におけるゲート電極と素子分離絶縁膜との重なりの幅を加えた距離、即ち
0.18+0.06*2=0.30μm
になる。
【0010】
【発明が解決しようとする課題】
従って、前述のように従来方法により半導体素子を製造する場合には、マスク形成時の誤整列許容誤差と臨界寸法の変化を考慮して、約0.06μm(即ち、ゲート電極と素子分離絶縁膜との重なりの幅)をMOSFETの両側に設けるため、結果的MOSFETの面積が大きくなるとの問題があり、このような問題はMOSFETの高集積化を阻害する大きな要因になっているのが実情である。
【0011】
そこで、本発明は、上記従来技術の問題点を解決するために、発明者等が鋭意工夫を凝らしたものであり、MOSFET相互の配置間隔を小さくすることにより、半導体素子の高集積化を可能とする手段を提供することを目的としている。
【0012】
【課題を解決するための手段】
前記の目的を達成するための本発明の一つの態様は、請求項1に記載したように、半導体基板上に所定厚さのトレンチマスク層を形成し、任意のパターンを有する素子分離マスクを利用して、前記トレンチマスク層及び半導体基板の一部を蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第1段階と、前記素子分離絶縁物質をエッチバックで平坦に除去して前記トレンチマスク層の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して少なくとも2つの隣接する溝を形成し、前記トレンチマスク層を除去して前記半導体基板上部の一部を露出させ、露出された前記半導体基板を超えて突出すると共に前記2つの溝を分離する素子分離絶縁膜を前記トレンチ上に形成する第2段階と、前記露出した半導体基板上にゲート絶縁膜を形成し、段差を有する前記素子分離絶縁膜の間を埋めてゲート電極用伝導物質を形成する第3段階と、エッチバック工程を実施して、前記ゲート電極用伝導物質を平坦に除去して前記素子分離絶縁膜の上部を露出させ、ゲート電極マスクを利用する蝕刻工程を実施して、前記ゲート電極用伝導物質の一部を除去し、前記素子分離絶縁膜上に自己整列されるゲート電極を形成する第4段階とを含むことを特徴とする。
【0013】
尚、請求項2に記載したように、前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース/ドレイン領域を形成する段階と、前記ゲート電極及びソース/ドレイン領域が形成された、段差を有する半導体基板上に蝕刻防止膜を形成する段階と、段差を有して形成された前記蝕刻防止膜の上部に層間絶縁膜を平坦に形成する段階と、前記ゲート電極及びソース/ドレイン領域上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み相互連結配線を形成する段階とを、前記第1〜第4段階に加えて含ませてもよい。また、請求項3或いは4に記載したように、前記トレンチマスク層が、酸化膜と窒化膜とを順次積層し、或いは、酸化膜とシリコン膜とを順次積層した構造で形成してあってもよい。
【0014】
本発明の他の態様は、請求項5に記載したように、半導体基板上にゲート絶縁物質及び第1ゲート電極用伝導物質を順次形成し、任意のパターンを有する素子分離マスクを利用して、前記第1ゲート電極用伝導物質及びゲート絶縁物質と、前記半導体基板の一部とを蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第1段階と、前記素子分離絶縁物質をエッチバックで平坦に除去して素子分離絶縁膜を形成し、前記第1ゲート電極用伝導物質の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して溝を形成する第2段階と、前記形成された溝を埋めて第2ゲート電極用伝導物質を形成し、エッチバック工程を施して前記第2ゲート電極用伝導物質を平坦に除去し、前記素子分離絶縁物質の上部と第1ゲート電極用伝導物質の上部を露出させることにより、両ゲート電極用伝導物質を形成する第3段階と、任意のパターンを有するゲート電極マスクを利用する蝕刻工程を施して前記ゲート電極用伝導物質の一部を除去することにより、前記素子分離絶縁膜に自己整列されるゲート電極を形成する第4段階とで成ることを特徴とする。
【0015】
尚、請求項6に記載したように、前記第1ゲート電極用伝導物質の上部に第1蝕刻防止膜を形成する段階を、前記第1〜第4段階に加えて含ませてもよい。また、請求項7に記載したように、前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース/ドレイン領域を形成する段階と、前記ゲート電極及びソース/ドレイン領域が形成された、段差を有する半導体基板上に、蝕刻防止膜を形成する段階と、段差を有して形成された前記蝕刻防止膜の上部に。層間絶縁膜を平坦に形成する段階と、前記ゲート電極及びソース/ドレイン領域の上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み、相互連結配線を形成する段階とを、前記第1〜第4段階に加えて含ませてもよい。
【0016】
【発明の実施の形態】
以下、本発明に係る半導体素子の製造方法を添付の図面を参照しながら詳しく説明する。
図2は、本発明に係り半導体素子を製造する際に用いられる主なマスク層の平面図である。
【0017】
本発明に係る半導体素子の製造方法の目的とするところは、図2に示すようにゲート電極を素子分離絶縁膜に自己整列させて形成することにより、ゲート電極と素子分離絶縁膜との間の重なりを完全に除去することである。
【0018】
ここで、参照番号202は素子分離絶縁膜マスクを、204はゲート形成マスクを、206はゲート電極マスクを、208はコンタクトマスクをそれぞれ表わす。尚、ゲート電極マスク206は活性領域にのみ形成されたゲート電極用伝導物質をパターニングするためのマスク層である。
【0019】
従って、実際に隣接するMOSFETの相互の配置間隔は素子分離絶縁膜相互間の最小配置間隔となる。
【0020】
〔第一の実施の形態〕
前述のような構造を有するマスク層を利用し、本発明に係る半導体素子の製造方法の一例を添付の図面を参照して説明すれば次の通りである。
【0021】
図3乃至図8は、本発明の第一の実施形態に係る半導体素子を製造する各工程を説明するために模式的に示した、製造過程にある半導体素子の要部の縦断面図でる。尚、各図共に、(イ)は図2におけるY−Y断面図であり、(ロ)は図2におけるX−X断面図である。
【0022】
本発明に係る半導体素子の製造方法においては、図3に示すように半導体基板302上に、例えば酸化膜と窒化膜を順次積層するか、或いは酸化膜とシリコン膜を順次積層してトレンチマスク層304を形成する。
【0023】
その次に、図2に示した素子分離絶縁膜マスク202を利用した蝕刻工程を施してトレンチマスク層304の一部を蝕刻し、前記半導体基板302の一部を所定深さに蝕刻してトレンチ(即ち、素子分離絶縁膜を形成するための溝)を形成する。
【0024】
次いで、前記半導体基板302上に形成されたトレンチの内部を完全に埋める形で、後続する工程を介して素子分離絶縁膜306aを形成することになる素子分離絶縁物質306を積層する。
このとき、前記素子分離絶縁物質306には、例えば、酸化膜を用いるのが好ましい。
【0025】
図3において、(イ)は図2におけるY−Y断面を示し、(ロ)は図2におけるX−X断面を示す。
【0026】
さらに、エッチバック工程を行い素子分離絶縁物質306上部の一部を除去することにより、トレンチマスク層304の上部を露出させる。
【0027】
次いで、図2に示したゲート形成マスク204を利用する蝕刻工程を行うことにより、ゲート電極ラインに予定されたフィールド領域の素子分離絶縁物質306を一定厚さに蝕刻して溝を形成する。
【0028】
その次に、前記半導体基板302上に残留するトレンチマスク層304を除去して半導体基板302上部の一部を露出させ、図4に示すように半導体基板302上のトレンチ領域に素子分離絶縁膜306aを形成する。
【0029】
次いで、図5に示すように露出した半導体基板302上にゲート絶縁膜308を形成した後、段差を有する前記素子分離絶縁膜306aの間に完全に埋め込むようにゲート電極用伝導物質膜310を積層する。
【0030】
その次に、図6に示すようにエッチバック工程(例えば、蝕刻ガスを利用するか、又はCMPを利用するエッチバック工程)を施してゲート電極用伝導物質膜310上部の全面を一定厚さにわたり除去し、素子分離絶縁膜306aの上部を露出させる。
【0031】
次いで、図2に示したゲート電極マスク206を利用する蝕刻工程を施してゲート電極用伝導物質膜310の一部を除去し、ゲート絶縁膜308上部の一部を露出させてゲート電極310aを形成する。
このとき、前記ゲート電極310aを素子分離絶縁膜306aに自己整列させて形成するため、即ち前述の従来方法でのようにゲート電極を素子分離絶縁膜の上に重ねる必要がないため、MOSFETの大きさを最小化することができる。
【0032】
次いで、図7(イ)及び(ロ)に示すように、例えば砒素、燐等をドーピングする不純物拡散工程を施して露出した半導体基板302にソース/ドレイン領域312を形成する。
【0033】
その次に、前記素子分離絶縁膜306a、ゲート電極310a、及びソース/ドレイン領域312等が段差を有して形成された半導体基板302の上面全面に亘って一定厚さの蝕刻防止膜314を形成し、前記蝕刻防止膜314上部の全面に亘って層間絶縁膜316を平坦に形成する。このとき、前記蝕刻防止膜314には窒化膜を用いるのが好ましく、層間絶縁膜316には酸化膜を用いるのが好ましい。
【0034】
最後に、図2に示したコンタクトマスク208を利用した蝕刻工程を施してゲート電極310a及びソース/ドレイン領域312上にコンタクトを形成し、前記形成されたコンタクトに伝導性物質を埋め込んだあと相互連結配線318を形成することにより、一例として、図8(イ)及び(ロ)に示すようにMOSFETの製造を完了する。
【0035】
従って、本実施例によればMOSFETを製造するに際して、ゲート電極を素子分離絶縁膜の上に一部分を重ね合わせて形成する従来の方法とは別に、ゲート電極を素子分離絶縁膜に自己整列させて形成するためMOSFETの大きさを最小化することができる。
【0036】
即ち、一例としてMOSFETを0.18μmの製造技術で製造する場合には、上述の従来方法によれば、ゲート電極相互の最小配置間隔が0.18μmであり、誤整列許容誤差と臨界寸法の変化を考慮してゲート電極と素子分離絶縁膜との重なりの幅を大凡0.06μm程度にすれば、隣接するMOSFET相互の配置間隔は、ゲート電極相互の最小配置間隔とMOSFETの両側の重なりの幅とを加えた大きさ、即ち
0.18+0.06*2=0.30μm
になる。
【0037】
これとは別に、一例としてMOSFETを0.18μmの製造技術で製造すると仮定する場合に、本実施例によればゲート電極が素子分離絶縁膜の上に重ならないため、隣接するMOSFET相互の配置間隔は素子分離絶縁膜相互の最小配置間隔そのものである0.18μmになる。
即ち、本実施例に係る製造方法では従来方法に比べ、隣接するMOSFET相互の配置間隔を大幅に節減することができる。
【0038】
以上で説明したように、本発明に係る上述の例によればゲート電極を素子分離絶縁膜に自己整列させて形成する技法を利用することにより、MOSFETの高集積化を確実に実現することができる。
【0039】
〔第二の実施の形態〕
一方、本発明に係る半導体素子の製造方法における他の例を、図面を参照して説明すれば次の通りである。
【0040】
図9乃至図13は、本発明の第二の実施形態に係る半導体素子を製造する各工程を説明するために模式的に示した、製造過程にある半導体素子の要部の縦断面図である。尚、各図共に、(イ)は図2におけるY−Y断面図であり、(ロ)は図2におけるX−X断面図である。
【0041】
以下に説明する半導体素子の製造方法においては、図9(イ)及び(ロ)に示すように半導体基板402上にゲート絶縁物質と第1ゲート電極用伝導物質を順次形成する。
【0042】
その次に、図2に示した素子分離マスク202を利用した蝕刻工程を施して第1ゲート電極用伝導物質及びゲート絶縁物質の一部を順次蝕刻し、半導体基板402の一部を所定深さに蝕刻することによりトレンチ(即ち、素子分離絶縁膜を形成するための溝)を形成する。
このとき、前記半導体基板402上に残留するゲート絶縁物質はゲート絶縁膜404となり、第1ゲート電極用伝導物質膜406はゲート電極の一部となる。
【0043】
次いで、前記半導体基板402上に形成されたトレンチを完全に埋め込む形に、後続する工程を介して素子分離絶縁膜を形成することになる素子分離絶縁物質408を積層する。このとき、前記素子分離絶縁物質408としては、例えば酸化膜を用いるのが好ましい。
【0044】
一方、この例では半導体基板402上にゲート絶縁物質及びゲート電極用伝導物質のみを順次積層した後、蝕刻工程を施してトレンチを形成することにして説明及び記述しているが、その他に、ゲート電極用伝導物質の上部に蝕刻防止膜を用いることもできる。
【0045】
その次に、エッチバック工程、例えば蝕刻ガスを利用するか、又はCMPを利用するエッチバック工程を施して素子分離絶縁物質408上部の全面に亘り所定厚さを除去し、残留する第1ゲート電極用伝導物質膜406の上部を露出させる。
【0046】
次いで、図10(イ)及び(ロ)に示すように図2に示したゲート形成マスク204を利用する蝕刻工程を施してゲート電極ラインに予定されたフィールド領域にある素子分離絶縁物質408の一部を所定深さだけ除去して溝を形成し、素子分離絶縁膜408aを形成する。このとき、図10(イ)に示したように、後にゲート電極に用いられる領域に第1ゲート電極用伝導物質406の一部が残留する。
【0047】
次いで、図11(イ)及び(ロ)に示すように前記素子分離絶縁膜408aの一定部分に形成された溝に埋め込むように第2ゲート電極用伝導物質膜410を形成し、蝕刻ガス又はCMPを利用するエッチバック工程を施して第2ゲート電極用伝導物質膜410を平坦に除去することにより、第1ゲート電極用伝導物質膜406の上部及び素子分離絶縁膜408aの上部を露出させる。
このとき、前記第1ゲート電極用伝導物質406及び溝の内部に残留する第2ゲート電極用伝導物質膜410はゲート電極450を成すことになる。
【0048】
その次に、図12(イ)及び(ロ)に示すように図2に示したゲート電極マスク206を利用した蝕刻工程を施してゲート電極用伝導物質の一部を除去し、ゲート絶縁膜404上部の一部を露出させることによりゲート電極450を形成し、例えば砒素、燐等をドーピングする不純物拡散工程により、露出した半導体基板402の一部にソース/ドレイン電極412を形成する。
【0049】
次いで、前記素子分離絶縁膜408a、ゲート電極450及びソース/ドレイン領域412が段差を有して形成された、半導体基板402上部の全面に亘って一定厚さの蝕刻防止膜414を形成し、前記蝕刻防止膜414上部の全面に亘って層間絶縁膜416を平坦に形成する。ここで、前記蝕刻防止膜414には窒化膜を用いるのが好ましく、前記層間絶縁膜416には酸化膜を用いるのが好ましい。その次に、最後に図2に示したコンタクトマスク208を利用した蝕刻工程を行い、ゲート電極450及びソース/ドレイン領域412上にコンタクトを形成する。
【0050】
次いで、図13(イ)及び(ロ)に示すように前記形成されたコンタクトを伝導性物質で充填した次の相互連結配線418を形成することにより、MOSFETの製造を完了する。
【0051】
【発明の効果】
前述したように、本発明に係る半導体素子の製造方法においては次のような効果がある。
【0052】
本発明においては、製造過程のマスク工程において発生するマスク形成の誤整列許容誤差と臨界寸法の変化を考慮し、ゲート電極が素子分離絶縁膜の上に一部分重なるようにしてMOSFETを製造する前述の従来方法とは別に、ゲート電極を素子分離絶縁膜に自己整列させて形成し、ゲート電極が素子分離絶縁膜の上に重なる部分を完全に除去するため、MOSFETの大きさを縮小することができ、半導体素子の高集積化を効果的に実現することができる。
【図面の簡単な説明】
【図1】従来の半導体素子の製造に用いられる主なマスク層を示す半導体素子要部の平面図
【図2】本発明に係る半導体素子の製造に用いられる主なマスク層を示す半導体素子要部の平面図
【図3】本発明に係る半導体素子の製造方法の一例につきその工程の一過程を模式的に示した半導体素子要部の縦断面図
【図4】図3に示した過程に後続する過程における半導体素子要部の縦断面図
【図5】図4に示した過程に後続する過程における半導体素子要部の縦断面図
【図6】図5に示した過程に後続する過程における半導体素子要部の縦断面図
【図7】図6に示した過程に後続する過程における半導体素子要部の縦断面図
【図8】図7に示した過程に後続する過程における半導体素子要部の縦断面図
【図9】本発明に係る半導体素子の製造方法につき他の例の工程の一過程を模式的に示した半導体素子要部の縦断面図
【図10】図9に示した過程に後続する過程における半導体素子要部の縦断面図
【図11】図10に示した過程に後続する過程における半導体素子要部の縦断面図
【図12】図11に示した過程に後続する過程における半導体素子要部の縦断面図
【図13】図12に示した過程に後続する過程における半導体素子要部の縦断面図
【符号の説明】
302,402 半導体基板
304 トレンチマスク層
306,408 素子分離絶縁膜
308,404 ゲート絶縁膜
310,410 ゲート電極
312、412 ソース/ドレイン領域
314、414 蝕刻防止膜
316、416 層間絶縁膜

Claims (7)

  1. 半導体基板上に所定厚さのトレンチマスク層を形成し、任意のパターンを有する素子分離マスクを利用して、前記トレンチマスク層及び半導体基板の一部を蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第1段階と、
    前記素子分離絶縁物質をエッチバックで平坦に除去して前記トレンチマスク層の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して少なくとも2つの隣接した溝を形成し、前記トレンチマスク層を除去して前記半導体基板上部の一部を露出させ、露出された前記半導体基板を超えて突出すると共に前記2つの溝を分離する素子分離絶縁膜を前記トレンチ上に形成する第2段階と、
    前記露出した半導体基板上にゲート絶縁膜を形成し、段差を有する前記素子分離絶縁膜の間を埋めてゲート電極用伝導物質を形成する第3段階と、
    エッチバック工程を実施して、前記ゲート電極用伝導物質を平坦に除去して前記素子分離絶縁膜の上部を露出させ、ゲート電極マスクを利用する蝕刻工程を実施して、前記ゲート電極用伝導物質の一部を除去し、前記素子分離絶縁膜上に自己整列されるゲート電極を形成する第4段階とを含んで成ることを特徴とする半導体素子の製造方法。
  2. 前記第1〜第4段階に加えて、
    前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース/ドレイン領域を形成する段階と、
    前記ゲート電極及びソース/ドレイン領域が形成された、段差を有する半導体基板上に蝕刻防止膜を形成する段階と、
    段差を有して形成された前記蝕刻防止膜の上部に層間絶縁膜を平坦に形成する段階と、
    前記ゲート電極及びソース/ドレイン領域上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み相互連結配線を形成する段階とをさらに含むことを特徴とする請求項1記載の半導体素子の製造方法。
  3. 前記トレンチマスク層が、酸化膜と窒化膜とを順次積層した構造で形成されることを特徴とする請求項1記載の半導体素子の製造方法。
  4. 前記トレンチマスク層が、酸化膜とシリコン膜とを順次積層した構造で形成されることを特徴とする請求項1記載の半導体素子の製造方法。
  5. 半導体基板上にゲート絶縁物質及び第1ゲート電極用伝導物質を順次形成し、任意のパターンを有する素子分離マスクを利用して、前記第1ゲート電極用伝導物質及びゲート絶縁物質と、前記半導体基板の一部とを蝕刻してトレンチを形成し、前記トレンチの内部を埋めて素子分離絶縁物質を形成する第1段階と、
    前記素子分離絶縁物質をエッチバックで平坦に除去して素子分離絶縁膜を形成し、前記第1ゲート電極用伝導物質の上部を露出させ、ゲート電極ラインに予定されたフィールド領域内の素子分離絶縁物質の一部を除去して溝を形成する第2段階と、
    前記形成された溝を埋めて第2ゲート電極用伝導物質を形成し、エッチバック工程を施して前記第2ゲート電極用伝導物質を平坦に除去し、前記素子分離絶縁物質の上部と第1ゲート電極用伝導物質の上部を露出させることにより、両ゲート電極用伝導物質を形成する第3段階と、
    任意のパターンを有するゲート電極マスクを利用する蝕刻工程を施して前記ゲート電極用伝導物質の一部を除去することにより、前記素子分離絶縁膜に自己整列されるゲート電極を形成する第4段階とで成る半導体素子の製造方法。
  6. 前記第1〜第4段階に加えて、前記第1ゲート電極用伝導物質の上部に第1蝕刻防止膜を形成する段階を含むことを特徴とする請求項5記載の半導体素子の製造方法。
  7. 前記第1〜第4段階に加えて、
    前記ゲート絶縁膜の周囲に露出した前記半導体基板上にソース/ドレイン領域を形成する段階と、
    前記ゲート電極及びソース/ドレイン領域が形成された、段差を有する半導体基板上に、蝕刻防止膜を形成する段階と、
    段差を有して形成された前記蝕刻防止膜の上部に、層間絶縁膜を平坦に形成する段階と、
    前記ゲート電極及びソース/ドレイン領域の上にコンタクトを形成し、前記コンタクトに伝導性物質を埋め込み、相互連結配線を形成する段階とをさらに含むことを特徴とする請求項5記載の半導体素子の製造方法。
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