JP3517523B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高集積度かつ省面
積のＬＳＩを構成するトランジスタ及びトランジスタ間
の接続によって構成される半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化、高性能化
の進展にともない、益々微細化の要求が高まっている。
そのため従来の技術の改良だけではそれらの要求に追随
できず、新規技術導入が余儀なくされている技術分野も
ある。例えば素子分離形成方法として、従来はその製法
の簡便さと低コスト性の観点からＬＯＣＯＳ分離法によ
り素子分離が形成されてきたが、最近では、微細な半導
体装置を形成するには溝埋め込み分離型の素子分離（以
下、単に溝型素子分離という）を設けた方が有利である
と考えられてきている。

【０００３】すなわち、ＬＯＣＯＳ分離法は、選択酸化
の方式をとっているため、その酸化を防止するためのマ
スクとの境界でいわゆるバーズビークが発生し、実際の
マスク寸法よりも素子領域側に分離領域の絶縁膜が侵入
して寸法変化が生じ、この変化量が０．５μｍ世代以降
の微細化には許容できない数値となる。そのため、量産
技術の分野においても寸法シフトのきわめて少ないトレ
ンチ分離法への転換が始まりつつある。例えばＩＢＭ社
が０．５μｍＣＭＯＳプロセスとしてＭＰＵの量産に溝
型素子分離構造を導入している（参考文献：ＩＢＭ Ｊ
ｏｕｒｎａｌｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖ
ｅｌｏｐｍｅｎｔ、ＶＯＬ．３９、ＮＯ．１／２、１９
９５、３３−４２頁）。

【０００４】また、素子分離で囲まれる活性領域にＭＯ
ＳＦＥＴ等の素子を搭載した半導体装置において、活性
領域，素子分離，ゲート電極の上に絶縁膜を堆積し、さ
らに絶縁膜の上層の配線部材を活性領域に接続するため
に、絶縁膜の一部を開口させてなるコンタクトホールを
形成した構造は、極めて一般的な半導体装置の構造とし
て知られている。

【０００５】図１２は、従来の半導体装置の構造を示す
断面図である。同図において、符号１はシリコン基板、
符号２ｂはトレンチ分離構造を有するシリコン酸化膜か
らなり上面がシリコン基板面と同じ平面内になるよう平
坦化された素子分離、符号３はシリコン酸化膜からなる
ゲート酸化膜、符号４ａはゲート電極として機能するポ
リシリコン電極、符号４ｂは素子分離２ｂ上に上記ポリ
シリコン電極と同時に形成されたポリシリコン配線、符
号６はシリコン基板内にｎ型不純物が低濃度でドープさ
れてなる低濃度ソース・ドレイン領域、符号７ａは電極
部サイドウォール、符号７ｂは配線部サイドウォール、
符号８はシリコン基板内にｎ型不純物が高濃度でドープ
されてなる高濃度ソース・ドレイン領域、符号１２はシ
リコン酸化膜からなる絶縁膜、符号１３は絶縁膜１２上
に形成されたポリシリコン膜からなるローカル配線をそ
れぞれ示す。

【０００６】上記ローカル配線１３は、絶縁膜１２の一
部に形成された接続孔１４内にも埋め込まれており、接
続孔１４を介して活性領域のソース・ドレイン領域にコ
ンタクトしている。その場合、接続孔１４は、素子分離
２ｂから一定距離だけ離れて形成されるように形成され
ている。すなわち、このような従来の半導体装置のレイ
アウトルールでは、フォトリソグラフィー工程における
マスク合わせずれが生じても接続孔１４の一部が素子分
離２ｂに跨らないように、予め活性領域と素子分離領域
の境界線から接続孔の端部を離して設定するルールを設
けている（これを合わせマージンと呼ぶ）。

【０００７】しかしながら、上記図１２に示す半導体装
置の構造では、高集積化をさらに進める上で障害が生じ
るという問題があった。その理由を以下に説明する。

【０００８】集積度の指針値としてポリシリコン電極４
ａと素子分離２ｂとの間の距離Ｌａを見積ると、上述の
ように接続孔１４が素子分離２ｂと干渉しないようにす
るには、距離Ｌａとして、接続孔１４の径０．５μｍ
に、電極部サイドウォール７ａの幅０．１μｍと、ポリ
シリコン電極４ａとの合わせマージン０．３μｍと、素
子分離２ｂとの合わせマージン０．３μｍとを加えた値
１．２μｍが必要となる。加工技術の進歩とともに接続
孔径の微細化は進んでおり、かつゲート長も０．３μｍ
以下に縮小されつつあるが、フォトリソグラフィーにお
けるマスクずれを考慮した合わせマージンは０．３μｍ
程度必要である。したがって、ゲート長や接続孔系の微
細化が進めば進むほど合わせずれマージンの割合が増大
し、この合わせマージンが高集積化の障壁となる。

【０００９】そこで、フォトリソグラフィーの合わせず
れマージンを考慮しないで、接続孔１４を形成すること
が考えられる。その場合の製造工程について、ｎチャネ
ル型ＭＯＳＦＥＴを形成する場合を例にとって、図１３
ａ〜図１３ｃを参照しながら説明する。

【００１０】まず、図１３ａに示すように、ｐ型不純物
がドープされたシリコン基板１（あるいはｐウエル）に
トレンチ構造を有する素子分離２ｂを形成した後、エッ
チバック等を行って素子分離２ｂとシリコン基板１との
表面位置が同じ高さになるまで平坦化する。素子分離２
ｂで囲まれる活性領域内に、ゲート酸化膜３、ゲート電
極となるポリシリコン電極４ａ，電極部サイドウォール
７ａ，低濃度ソース・ドレイン領域６，高濃度ソース・
ドレイン領域８を形成する。一方、素子分離２ｂ上に
も、上記ポリシリコン電極４ａと同時に形成されたポリ
シリコン配線４ｂ及び配線部サイドウォール７ｂが存在
している。その状態では、活性領域内の高濃度ソース・
ドレイン領域８の表面と素子分離２ｂの表面とは同じ高
さ位置にある。その後、基板の全面上に、シリコン酸化
膜からなる絶縁膜１２を形成する。

【００１１】次に、図１３ｂに示すように、絶縁膜１２
の上に接続孔形成のマスクとなるレジスト膜２５ａを形
成し、例えばドライエッチングにより接続孔１４を形成
する。

【００１２】次に、図１３ｃに示すように、レジスト膜
２５ａを除去した後、絶縁膜１２の上及び接続孔１４内
にポリシリコン膜を堆積した後、これを所望形状にパタ
ーニングしてローカル配線１３を形成する。

【００１３】

【発明が解決しようとする課題】ここで、ポリシリコン
電極４ａと素子分離２ｂとの間の距離Ｌａとして、接続
孔１４を形成する際のマスクの合わせずれマージンを考
慮していない場合、フォトリソグラフィーにおけるマス
クずれによってレジスト膜２５ａの開口部の位置が素子
分離２ｂの側にずれると、接続孔１４内に素子分離２ｂ
の一部が含まれる。そして、絶縁膜１２のドライエッチ
ング時のオーバーエッチングにより、シリコン基板で構
成される高濃度ソース・ドレイン領域８はエッチングレ
ートが小さいのでそれほど除去されないが、素子分離２
ｂの接続孔１４に含まれる部分は選択的に除去され、接
続孔１４の一部に凹部４０が形成される。この接続孔１
４内の凹部４０の深さが高濃度ソース・ドレイン領域８
の深さに対してある割合以上の深さに達すると、その部
分では高濃度ソース・ドレイン領域８内の不純物濃度が
低くなっているために、接合耐圧の低下や接合リーク電
流の増大を生じる虞れがある。

【００１４】この現象を防ぐには、上記図１２に示す構
造のように、リソグラフィー工程の合わせずれが生じて
も、接続孔１４が素子分離２ｂに干渉しないように、一
定の合わせマージンを確保する必要がある。このよう
に、従来の半導体装置のレイアウトルールでは、フォト
リソグラフィー工程におけるマスクの合わせずれを考慮
した合わせマージンを設定せざるを得なかった。

【００１５】また、ポリシリコン電極４ａと接続孔１４
との間の距離についても、合わせマージンを設けないと
製造工程のバラツキによって接続孔１４がポリシリコン
電極４ａと干渉し、接続孔内に埋めこまれる上層配線と
ゲート電極との間で電気的短絡を生じる虞れがある。

【００１６】以上のように、接続孔１４を形成するため
には、その周辺の部材と干渉しないようマージンを確保
する必要があるので、ＬＳＩの高集積化の大きな障害と
なっている。

【００１７】本発明の目的は、素子分離の構造を改良す
ることにより、接続孔の形成の際に素子分離の端部が掘
り下がることに起因する不具合を防止することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１〜７に記載される半導体装置
に関する手段と、請求項８〜１４に記載される半導体装
置の製造方法に関する手段とを講じている。

【００１９】本発明の半導体装置は、半導体基板の活性
領域にＭＩＳＦＥＴを配設してなる半導体装置におい
て、上記活性領域の上に形成されたゲート絶縁膜及びゲ
ート電極と、上記ゲート電極の両側方に位置する上記活
性領域に形成されたソース・ドレイン領域と、上記半導
体基板を所定深さだけ堀込んで形成された溝に埋め込ま
れた絶縁性材料で構成され、上記活性領域の表面よりも
高い上面を有し、かつ上記活性領域との境界に階段部を
形成しながら上記活性領域を分離するように取り囲む溝
型素子分離と、上記ゲート電極の形成された活性領域上
及び上記溝型素子分離上に形成された下敷き膜と、上記
下敷き膜上に形成された層間絶縁膜と、上記ソース・ド
レイン領域から上記溝型素子分離に跨る領域の上記層間
絶縁膜及び上記下敷き膜を除去して形成された開口部
と、上記開口部内に形成された埋め込み導電層と、上記
層間絶縁膜上に形成され、上記埋め込み導電層に接続さ
れる配線部材とを備え、上記下敷き膜は、上記層間絶縁
膜とのエッチング選択比の高い絶縁性材料からなるもの
である。

【００２０】この構成によれば、層間絶縁膜の下部に
は、層間絶縁膜とのエッチング選択比の高い下敷き膜が
形成されているので、層間絶縁膜のオーバーエッチング
によって下敷き膜が完全に除去させることはない。さら
に、溝型素子分離の上面が活性領域の表面よりも階段状
に高くなっているため、下敷き膜を除去する際にオーバ
ーエッチングによって溝型素子分離がある程度除去され
ても、活性領域の表面よりも下方に深く掘り下げられる
ことはない。したがって、接合耐圧の低下や接合リーク
電流の増大が抑制される。そして、そのことにより、活
性領域の中の開口部を形成する領域にマスクずれによる
素子分離との干渉を回避するための合わせマージンを設
定する必要がなくなり、活性領域の面積の低減つまり半
導体装置の集積度の向上が可能となる。

【００２１】上記半導体装置において、上記下敷き膜
は、シリコン酸化膜とシリコン窒化膜とからなる積層膜
であることが好ましい。

【００２２】上記半導体装置において、上記埋め込み導
電層は、ＴｉＮ／Ｔｉ膜からなるプラグ下敷き膜とＷプ
ラグで構成されていることが好ましい。

【００２３】上記半導体装置において、上記ゲート電極
の両側面上に形成された絶縁性材料からなる電極部サイ
ドウォールと、上記溝型素子分離の上記階段部の側面上
に形成された絶縁性材料からなる階段部サイドウォール
とを備えている。

【００２４】上記半導体装置において、上記ゲート電極
と同じ材料で構成され上記溝型素子分離上に形成された
ゲート配線をさらに備え、上記開口部は、上記ソース・
ドレイン領域，上記溝型素子分離及び上記ゲート配線の
各一部に跨る領域の上に形成されており、上記埋め込み
導電層は、上記溝型素子分離上の上記ゲート配線に接続
されている。

【００２５】上記半導体装置において、上記ゲート電極
の上に形成されたゲート保護膜をさらに備え、上記開口
部は、上記ソース・ドレイン領域から上記ゲート保護膜
の少なくとも一部に跨る領域の上に形成されている。

【００２６】上記半導体装置において、上記層間絶縁膜
は、シリコン酸化膜である。

【００２７】本発明の半導体装置の製造方法は、半導体
基板の活性領域にＭＩＳＦＥＴを配設してなる半導体装
置の製造方法において、上記半導体基板を所定深さだけ
堀込んで形成された溝に絶縁性材料を埋め込み、上記活
性領域の表面よりも高い上面を有し、かつ上記活性領域
との境界に階段部を形成しながら上記活性領域を分離す
るように取り囲む溝型素子分離を形成する第１の工程
と、上記溝型素子分離で囲まれた上記活性領域上にゲー
ト絶縁膜を形成する第２の工程と、上記ゲート絶縁膜上
にゲート電極を形成する第３の工程と、上記ゲート電極
の両側方に位置する上記活性領域にソース・ドレイン領
域を形成する第４の工程と、上記第４の工程の後に、上
記活性領域及び上記溝型素子分離の上に下敷き膜を形成
する第５の工程と、上記下敷き膜上に層間絶縁膜を形成
する第６の工程と、上記ソース・ドレイン領域から上記
溝型素子分離に跨る領域の上記層間絶縁膜及び上記積層
膜を除去して開口部を形成する第７の工程と、上記開口
部内に埋め込み導電層を形成する第８の工程と、上記層
間絶縁膜上に上記埋め込み導電層に接続する配線部材を
形成する第９の工程とを備え、上記下敷き膜は、上記層
間絶縁膜とのエッチング選択比の高い絶縁性材料からな
るものである。

【００２８】この構成によれば、第７の工程で開口部を
形成する際に、層間絶縁膜の下部には、層間絶縁膜との
エッチング選択比の高い下敷き膜が形成されているの
で、層間絶縁膜のオーバーエッチングによって下敷き膜
が完全に除去させることはない。さらに、溝型素子分離
の上面が活性領域の表面よりも階段状に高くなっている
ため、下敷き膜を除去する際にオーバーエッチングによ
って溝型素子分離がある程度除去されても、活性領域の
表面よりも下方に深く掘り下げられることはない。した
がって、形成される半導体装置における接合耐圧の低下
や接合リーク電流の増大が抑制される。一方、溝型素子
分離に対する合わせマージンを設定していない分だけ活
性領域の面積が小さくて済み、形成される半導体装置の
集積度が高くなる。

【００２９】上記半導体装置の製造方法において、上記
下敷き膜は、シリコン酸化膜とシリコン窒化膜とからな
る積層膜であることが好ましい。

【００３０】上記半導体装置の製造方法において、上記
埋め込み導電層は、ＴｉＮ／Ｔｉ膜からなるプラグ下敷
き膜とＷプラグで構成されていることが好ましい。

【００３１】上記半導体装置の製造方法において、上記
第３の工程の後で、上記第４の工程の前に、上記ゲート
電極の両側面上に絶縁性材料からなる電極部サイドウォ
ールを形成するとともに、上記溝型素子分離の上記階段
部の側面上に絶縁性材料からなる階段部サイドウォール
とを形成する工程を備えている方法である。

【００３２】上記半導体装置の製造方法において、上記
第３の工程では、上記ゲート電極と同じ材料で上記溝型
素子分離上にゲート配線を形成し、上記第７の工程で
は、上記ソース・ドレイン領域，上記溝型素子分離及び
上記ゲート配線の各一部に跨る領域の上に上記開口部を
形成する方法である。

【００３３】上記半導体装置の製造方法において、上記
第３の工程の後で、上記第４の工程の前に、上記ゲート
電極の上にゲート保護膜を形成する工程をさらに備え、
上記第７の工程では、上記ソース・ドレイン領域から上
記ゲート保護膜の少なくとも一部に跨る領域の上に上記
開口部を形成する方法である。

【００３４】上記半導体装置の製造方法において、上記
層間絶縁膜は、シリコン酸化膜であることが好ましい。

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】

【００４９】

【００５０】

【００５１】

【００５２】

【００５３】

【００５４】

【００５５】

【００５６】

【００５７】

【発明の実施の形態】

（第１の実施形態）まず、第１の実施形態について、図
１ａ〜図１ｄ及び図２ａ〜図２ｅを参照しながら説明す
る。第１の実施形態は、フォトリソグラフィーの合わせ
ずれが生じない場合に、配線層とシリコン基板とを接続
するための接続孔が活性領域上から素子分離上にまで跨
るように設定した場合の製造工程を説明したものであ
る。

【００５８】ここで、本実施形態では、素子分離として
トレンチ分離法を用いた場合について説明する。また、
上方に形成される配線としては絶縁膜が比較的薄くて済
むローカル配線を想定しているが、厚い層間絶縁膜の上
に通常のグローバル配線を形成した場合においても同様
に適用できる。

【００５９】まず、図１ａに示すように、ｐ型シリコン
基板１（あるいはｐウェル）の上に所定パターンを有す
るレジスト膜５０ａを形成し、このレジスト膜５０ａを
マスクとしてドライエッチングを行い、シリコン基板１
に深さ１μｍの溝部５１を形成する。

【００６０】次に、図１ｂに示すように、レジスト膜５
０ａを除去した後、シリコン基板１の全面上にシリコン
酸化膜２ｘを堆積する。この工程により、すでに形成さ
れた溝部５１にシリコン酸化膜２ｘが埋めこまれる。

【００６１】次に、図１ｃに示すように、例えばＣＭＰ
（ケミカル−メカニカル−ポリッシング）法やレジスト
膜を利用したドライエッチングによるエッチバック法に
よって、シリコン基板１の上方のシリコン酸化膜２ｘを
除去すると同時に、溝型の素子分離２ｂを形成する。こ
のとき、シリコン基板１の表面と素子分離２ｂの上面と
は平坦化されており、両者の間に段差はない。

【００６２】次に、図１ｄに示すように、選択比の高い
ドライエッチングを行って、シリコン基板１のみを例え
ば深さ０．２μｍ分除去し、素子分離２ｂの上面がシリ
コン基板１の表面よりも０．２μｍだけ階段状に高くな
るような階段部を形成する。この階段部の上下の段差
は、後に形成される絶縁膜１２をエッチングする際のオ
ーバーエッチングにより除去される分を考慮して十分大
きくする必要があり、絶縁膜１２の厚みと同程度あるい
はそれ以上とすることが好ましい。

【００６３】なお、素子分離２ｂの上面と活性領域の表
面との間に段差を設ける方法は、上記のような工程に限
定されるものではない。例えば、予めシリコン基板上に
段差分の厚みを有するエッチングストッパー膜を堆積
し、この状態で溝部を形成して、トレンチ分離用絶縁膜
を堆積後、基板全体をＣＭＰ法等によって平坦化して、
エッチングストッパー膜をその後除去するような方法で
もよい。

【００６４】次に、図２ａに示すように、シリコン基板
１の上にゲート酸化膜３を形成した後、基板の全面上に
ポリシリコン膜４ｘを堆積する。

【００６５】次に、図２ｂに示すように、ポリシリコン
膜４ｘの上に所望のパターンを有するレジスト膜（図示
せず）を形成した後、ドライエッチング法を行って、活
性領域上のポリシリコン電極４ａと、素子分離２ｂ上の
ポリシリコン配線４ｂとを形成する。そして、この状態
でゲート電極４ａをマスクとして高濃度のｎ型不純物イ
オンの注入を行ない、シリコン基板１のゲート電極４ａ
の両側方に位置する領域にソース・ドレイン領域８を形
成する。

【００６６】その後、図２ｃに示すように、後に上方に
形成される配線（本実施形態ではローカル配線）に対し
て、ポリシリコン電極，ポリシリコン配線や活性領域を
電気的に絶縁するための絶縁膜１２を例えば０．１５μ
ｍの厚みで堆積する。

【００６７】次に、図２ｄに示すように、接続孔を形成
するためのパターンを有するレジスト膜２５ａを絶縁膜
１２の上に形成する。その際、レジスト膜２５ａの開口
部は、素子分離２ｂとの干渉を避けるための合わせマー
ジンを設けることなく位置決めされている。ここで、本
実施形態においては、開口部がトランジスタの活性領域
となるソース・ドレイン領域８の上から素子分離２ｂの
上まで跨るようにレジスト膜２５ａを形成した後、この
レジスト膜２５ａをマスクとしてドライエッチングを行
い、レジスト膜２５ａの開口部にある絶縁膜１２を除去
して接続孔１４を形成する。この時、確実に接続孔１４
を形成するために絶縁膜１２の膜厚である０．１５μｍ
のエッチング量よりも例えば４０％オーバーエッチング
を加えることにより、レジスト膜２５ａの開口部にある
素子分離２ｂは、約０．０６μｍの深さだけエッチング
されるが、本実施形態では、段差部がエッチングされる
量よりも充分大きい０．２μｍあるため、接続孔１４の
一部に素子分離２ｂの上面がシリコン基板面よりも低く
なるような凹部が形成されることはない。

【００６８】次に、図２ｅに示すように、全面上にポリ
シリコン膜を堆積した後、これをパターニングして、ロ
ーカル配線１３を形成する。この時、ローカル配線１３
は接続孔１４内にも埋め込まれ、活性領域のソース・ド
レイン領域８と電気的に接続される。

【００６９】以上の製造工程で形成された半導体装置で
は、素子分離２ｂの上面が活性領域の表面よりも階段状
に高くなっているために、絶縁膜１２のドライエッチン
グの際のオーバーエッチングによって素子分離２ｂがあ
る程度除去されても、階段部の段差を越えて掘り下げら
れることはない。したがって、フォトリソグラフィーに
おけるマスクずれが生じたときに、素子分離２ｂがソー
ス・ドレイン領域６のある深さ以下まで達する凹部が接
続孔１４内に形成されて、凹部の側壁を構成するシリコ
ン基板の活性領域の下部で不純物濃度が低くなっている
ために生じる接合耐圧の低下や接合リーク電流の増大
等、従来問題となっていた問題を有効に防止することが
できる。

【００７０】ただし、素子分離２ｂと活性領域の表面と
の間の段差は、必ずしも絶縁膜１２の厚みよりも厚くし
なければならないものではない。絶縁膜１２の厚みを
ａ、素子分離２ｂと活性領域の表面との間の段差をｂ、
絶縁膜１２のエッチングレートをＥR1，フィールド絶縁
膜２ｂのエッチングレートをＥR2、活性領域の不純物拡
散深さをＤ、接続孔１４形成時の絶縁膜１２のオーバー
エッチング割合をＯE としたときに、下記不等式(1) ＯE ×ａ×（ＥR2／ＥR1）≧ｂ＋Ｄ×（２／１０） (1) が成り立つように上記各部の寸法，材料が設定されてい
ればよい。上記不等式(1) が成立する限り、接続孔１４
の形成工程で、素子分離２ｂの一部が活性領域のシリコ
ン基板面以下まで除去され、接続孔１４の一部に図１８
ｃに示すような凹部４０が形成されても、凹部４０の底
が不純物濃度の低い部分まで達することがないからであ
る。

【００７１】ここで、フォトリソグラフィーにおけるマ
スクずれを考慮した合わせマージンを設けなくてもよい
ことによる効果について説明する。集積度の指針値とし
てゲート電極となるポリシリコン電極４ａとフィールド
絶縁膜２ｂとの間の距離Ｌｂを見積ると、Ｌｂは接続孔
径０．５μｍの他に、ゲートとの合わせマージン０．３
μｍを加えた０．８μｍとなり、従来例のＬａ値（図１
２参照）が１．２μｍであったのに対して、０．４μｍ
縮小することができる。

【００７２】（第２の実施形態）次に、第２の実施形態
について、図３ａ〜図３ｆを参照しながら説明する。本
実施形態では、上記第１の実施形態と同様に、配線層を
シリコン基板とを接続するための接続孔を活性領域上か
ら素子分離上に跨って形成するとともに、素子分離と活
性領域との間の階段部にサイドウォールが形成される場
合について説明する。

【００７３】まず、図３ａ，図３ｂに示すように、上記
第１の実施形態で説明したような工程によって、シリコ
ン基板１上に、活性領域表面から階段状に高くなる上面
を有する素子分離２ｂと、ゲート酸化膜３とを形成した
後、全面上にポリシリコン膜４ｘを堆積する。

【００７４】次に、ポリシリコン膜４ｘをパターニング
して、ポリシリコン電極４ａ，ポリシリコン配線４ｂを
形成する。ここまでの工程は、上記第１の実施形態と同
じである。しかる後、全面上にシリコン酸化膜を堆積
し、これを異方性エッチングすることによって、ポリシ
リコン電極４ａの両側面上には電極部サイドウォール７
ａを、ポリシリコン配線４ｂの各側面上には配線部サイ
ドウォール７ｂを形成する。同時に、素子分離２ｂと活
性領域との間の階段部の側面上に階段部サイドウォール
７ｃが形成される。この各サイドウォールの幅は、例え
ば０．１μｍ程度である。なお、ポリシリコン電極４ａ
を形成した状態で活性領域内に低濃度のｎ型不純物のイ
オン注入を行って低濃度ソース・ドレイン領域６を形成
し、電極部サイドウォール７ａを形成した後に、活性領
域に高濃度ｎ型不純物のイオン注入を行って高濃度ソー
ス・ドレイン領域８を形成する。この方法はいわゆるＬ
ＤＤ構造を有するＭＯＳＦＥＴを形成するのに一般的に
用いられている方法である。

【００７５】その後、図３ｄ〜図３ｆに示すように、上
記第１実施形態における図２ｃ〜図２ｅに示す工程と同
じ工程を行って、絶縁膜１２及びその上のローカル配線
１３を形成する。

【００７６】本実施形態では、上記第１の実施形態と同
様の集積度の向上効果等を有するとともに、階段部サイ
ドウォール７ｃの存在によって、素子分離２ｂと活性領
域との間の急峻な階段形状が緩和されるので、ローカル
配線１３を形成する際のポリシリコン膜のパターニング
時における残渣の低減と、ローカル配線１３の断線や抵
抗値の増大が防止されるという利点がある。

【００７７】ここで、集積度の指針値としてゲート電極
となるポリシリコン電極４ａとフィールド絶縁膜２ｂと
の間の距離Ｌｃを見積ると、距離Ｌｃは、接続孔径０．
５μｍに、電極部サイドウォール７ａの幅０．１μｍ
と、ポリシリコン電極４ａとの合わせマージン０．３μ
ｍと、階段部サイドウォール７ｃの幅０．１μｍとを加
えた１．０μｍとなり、従来例のＬａ値（図１２参照）
が１．２μｍであったのに対して、０．２μｍ縮小する
ことができる。

【００７８】（第３の実施形態）次に、第３の実施形態
について、図４ａ〜図４ｃを参照しながら説明する。

【００７９】本実施形態は、フォトリソグラフィー工程
におけるマスクの合わせずれが生じた場合のみ接続孔が
活性領域上から素子分離上に跨って形成されるような場
合の製造工程を説明するものである。

【００８０】図４ａは、上記第２の実施形態における図
３ｄに示す工程までを完了した状態を示す。すなわち、
活性領域表面から階段状に高くなる上面を有する素子分
離である素子分離２ｂと、その階段部の側面上の階段部
サイドウォール７ｃと、ゲート酸化膜３と、ゲート電極
となるポリシリコン電極４ａと、その両側面上の電極部
サイドウォール７ａと、低濃度ソース・ドレイン領域６
と、高濃度ソース・ドレイン領域８と、素子分離２ｂ上
のポリシリコン配線４ｂと、その各側面上の配線部サイ
ドウォール７ｂとを形成した後、全面上に厚みが０．１
５μｍ程度の絶縁膜１２を形成した状態を示す。

【００８１】次に、図４ｂに示すように、接続孔を形成
するためのレジスト膜２５ｂを形成する。ここで、本実
施形態においては、リソグラフィー工程におけるマスク
の合わせずれがないとしたときに、接続孔がトランジス
タの活性領域（高濃度ソース・ドレイン領域８）から階
段部サイドウォール７ｃまで跨るようにレジスト膜２５
ｂを形成する。そして、絶縁膜１２をエッチングするこ
とで、活性領域から階段部サイドウォール７ｃにまで跨
る接続孔１４を形成する。

【００８２】次に、図４ｃに示すように、絶縁膜１２の
上に高濃度ソース・ドレイン領域８に接続されるローカ
ル配線１３を形成する。

【００８３】なお、図４ｂに示す状態で、リソグラフィ
ー工程におけるマスクの合わせずれにより、例えば最大
０．３μｍだけ素子分離２ｂの側へ接続孔１４の端がず
れる可能性がある。その場合には、第２の実施形態で説
明した構造（図３ｅ参照）となるが、その場合でも、上
記第１，第２の実施形態において説明したと同様に、接
続孔１４内の素子分離２ｂに凹部が形成されることがな
い。あるいは、凹部が形成されても、上記不等式(1) が
成立する条件で各部の寸法等を設定している限り、接合
耐圧の低下や接合リーク電流の増大といった問題が生じ
ることはない。

【００８４】本実施形態では、集積度の指針値となるポ
リシリコン電極４ａと素子分離２ｂとの間の距離Ｌｃを
見積ると、第２の実施形態と同様に、距離Ｌｃは、接続
孔径０．５μｍに、電極部サイドウォール７ａの幅０．
１μｍと、ポリシリコン電極４ａと合わせマージン０．
３μｍと、階段部サイドウォール７ｃの幅０．１μｍと
を加えた１．０μｍとなり、従来の距離Ｌａが１．２μ
ｍであったのに対して、０．２μｍ縮小することができ
る。

【００８５】（第４の実施形態）次に、第４の実施形態
について、図５ａ〜図５ｃを参照しながら説明する。本
実施形態は、配線層とシリコン基板を接続するための接
続孔が活性領域上から素子分離上のポリシリコン配線に
跨るような場合の製造工程を説明するものである。

【００８６】図５ａは、上記第２の実施形態における図
３ｄに示す工程までを完了した状態を示す。すなわち、
活性領域表面から階段状に高くなる上面を有する素子分
離である素子分離２ｂと、その階段部の側面上の階段部
サイドウォール７ｃと、ゲート酸化膜３と、ゲート電極
となるポリシリコン電極４ａと、その両側面上の電極部
サイドウォール７ａと、低濃度ソース・ドレイン領域６
と、高濃度ソース・ドレイン領域８と、素子分離２ｂ上
のポリシリコン配線４ｂと、その各側面上の配線部サイ
ドウォール７ｂとを形成した後、全面上に厚みが０．１
５μｍ程度の絶縁膜１２を形成した状態を示す。

【００８７】次に、図５ｂに示すように、接続孔を形成
するためのレジスト膜２５ｃを形成する。ここで、本実
施形態においては、リソグラフィー工程におけるマスク
の合わせずれがないとしたときに、開口部がトランジス
タの活性領域（高濃度ソース・ドレイン領域８）上から
素子分離２ｂ上のポリシリコン配線４ｂの上にまで跨る
ようにレジスト膜２５ｃを形成する。そして、絶縁膜１
２をエッチングすることで、高濃度ソース・ドレイン領
域８，素子分離４ｂ及びポリシリコン配線４ｂの上に跨
る接続孔１４を形成する。

【００８８】次に、図５ｃに示すように、絶縁膜１２の
上に高濃度ソース・ドレイン領域８及びポリシリコン配
線４ｂに接続されるローカル配線１３を形成する。

【００８９】従来の製造工程では、高濃度ソース・ドレ
イン領域８と素子分離２ｂ上に形成されるゲート配線と
なるポリシリコン配線４ｂを電気的に接続しようとする
場合、高濃度ソース・ドレイン領域８上に形成される接
続孔とポリシリコン配線４ｂ上に形成される接続孔と
を、それぞれ高濃度ソース・ドレイン領域８と素子分離
２ｂとの境界線に対して合わせマージンを考慮して設定
しなければならなかった。それに対し、本実施形態で
は、配線部材と高濃度ソース・ドレイン領域８及びポリ
シリコン配線４ｂとの接続を、合わせマージンを考慮せ
ず１つの接続孔１４を介して実現することができ、しか
も、上記第１〜第３の実施形態で説明したように、絶縁
膜１２のエッチング時のオーバーエッチングにより接合
耐圧の低下や接合リーク電流の増大といった問題が生じ
ることはない。

【００９０】なお、本実施形態では素子分離２ｂ上の配
線をポリシリコン膜で構成したが、他の導電性の材料や
ポリシリコン電極と異なるレイヤーの配線を適用しても
よい。

【００９１】（第５の実施形態）次に、第５の実施形態
について、図６ａ〜図６ｆを参照しながら説明する。本
実施形態は、配線層とシリコン基板とを接続するための
接続孔が活性領域上からゲート電極上方及び素子分離上
にまで跨る場合の製造工程を説明するものである。

【００９２】まず、図６ａに示すように、ｐ型シリコン
基板１の表面から階段状に高くなる上面を有する素子分
離である素子分離２ｂを形成する。

【００９３】次に、図６ｂに示すように、ポリシリコン
膜４ｘを０．２μｍの厚みで堆積し、さらにその上にゲ
ート保護用シリコン酸化膜１５ｘを０．１５μｍ程度の
厚みで堆積する。このとき、ゲート保護用シリコン酸化
膜１５ｘの膜厚は、後で形成される絶縁膜１２をエッチ
ングする際のオーバーエッチングにより除去される分を
考慮して十分な厚さが必要である。本実施形態では、ゲ
ート保護用シリコン酸化膜１５ｘの膜厚は、絶縁膜１２
の膜厚と同じ程度の膜厚としている。

【００９４】次に、図６ｃ，図６ｄに示す工程で、上記
第２の実施形態における図３ｃ，図３ｄに示す工程と同
じ処理を行い、ゲート電極となるポリシリコン電極４ａ
及びゲート上保護膜１５ａと、それらの両側面上の電極
部サイドウォール７ａと、低濃度ソース・ドレイン領域
６と、高濃度ソース・ドレイン領域８と、素子分離２ｂ
上のポリシリコン配線４ｂ及び配線上保護膜１５ｂと、
それらの各側面上の配線部サイドウォール７ｂと、階段
部サイドウォール７ｃとを形成した後、全面上に厚みが
０．１５μｍ程度の絶縁膜１２を形成する。

【００９５】次に、図６ｅに示すように、接続孔を形成
するためのレジスト膜２５ｄを形成する。ここで、本実
施形態においては、リソグラフィーにおけるマスクの合
わせずれがない場合に、接続孔がポリシリコン電極４ａ
の上方から活性領域となる高濃度ソース・ドレイン領域
８上及び素子分離２ｂにまで跨るように、レジスト膜２
５ｄを形成する。したがって、合わせずれがない場合に
は、レジスト膜２５ｄの開口部がポリシリコン電極４ａ
の一部にまで跨っている。そして，この後ドライエッチ
ング法により絶縁膜１２をパターニングする。その際、
レジスト膜２５ｄの開口部にある素子分離２ｂ及びゲー
ト上保護膜１５ａの一部も、絶縁膜１２のドライエッチ
ング時の際のオーバーエッチングによってある程度の厚
み分だけ除去されるが、ポリシリコン電極４ａにまで接
続孔１４が到達することはない。

【００９６】次に、図６ｆに示すように、全面上にポリ
シリコン膜を堆積した後、これをパターニングすること
で、高濃度ソース・ドレイン領域８に接続されるローカ
ル配線１３を形成する。

【００９７】本実施形態では、図６ｅに示す工程で、接
続孔１４を形成するために絶縁膜１２の膜厚である０．
１５μｍのエッチング量よりも例えば４０％オーバーエ
ッチングを加えても、上記各実施形態と同様に、接合耐
圧の低下や接合リーク電流の増大といった問題が生じる
ことはない。

【００９８】特に、本実施形態では、接続孔１４がリソ
グラフィーにおける合わせずれがない場合にポリシリコ
ン電極４ａの上方にまで跨るようにしているために、ド
ライエッチング法により絶縁膜１２をエッチングする
際、絶縁膜１２の膜厚である０．１５μｍのエッチング
量よりも例えば４０％オーバーエッチングを加えること
により、ゲート上保護膜１５ａの一部が約０．０６μｍ
の深さだけエッチングされるが、ゲート上保護膜１５ａ
の膜厚はそれより充分厚い０．１５μｍあるため、従来
問題となっていた接続孔を介した上層の配線との電気的
短絡が起こることはない。

【００９９】ただし、上記ゲート上保護膜１５ａの厚み
は以下のように設定されていればよい。すなわち、絶縁
膜１２の厚みをａ、ゲート上保護膜４ａの厚みをｃ、絶
縁膜１２のエッチングレートをＥR1，ゲート上保護膜４
ａのエッチングレートをＥR3、接続孔１４形成時の絶縁
膜１２のオーバーエッチング割合をＯE としたときに、
下記不等式(2) ＯE ×ａ×（ＥR3／ＥR1）＜ｃ (2) が成り立つように上記各部の寸法，材料が設定されてい
ればよい。

【０１００】ここで、集積度の指針値としてゲート電極
となるゲートポリシリコン４ａと素子分離２との間の距
離Ｌｄを見積ると、距離Ｌｄは、接続孔径０．５μｍの
他に、電極部サイドウォール７ａの幅０．１μｍと、階
段部サイドウォール７ｃの幅０．１μｍとを加えた０．
７μｍとなり、従来例のＬａ値が１．２μｍであったの
に対して、０．５μｍ縮小することができる。

【０１０１】（第６の実施形態）次に、第６の実施形態
について、図７ａ〜図７ｃを参照しながら説明する。本
実施形態は、配線層とシリコン基板とを接続するための
接続孔が、合わせずれがない場合には活性領域から電極
部サイドウォール及び素子分離上に跨り、合わせずれが
生じた場合のみポリシリコン電極の上方にまで跨るよう
な場合における製造工程を説明するものである。

【０１０２】図７ａは、上記第５の実施形態における図
６ｄに示す工程までを完了した状態を示す。すなわち、
活性領域とは所定の段差を有する素子分離である素子分
離２ｂと、その階段部の側面上の階段部サイドウォール
７ｃと、ゲート酸化膜３と、ゲート電極となるポリシリ
コン電極４ａと、その上のゲート上保護膜１５ａと、そ
れらの両側面上の電極部サイドウォール７ａと、低濃度
ソース・ドレイン領域６と、高濃度ソース・ドレイン領
域８と、素子分離２ｂ上のポリシリコン配線４ｂと、そ
の上の配線上保護膜１５ｂと、それらの各側面上の配線
部サイドウォール７ｂとを形成した後、全面上に厚みが
０．１５μｍ程度の絶縁膜１２を形成した状態を示す。

【０１０３】次に、図７ｂに示すように、接続孔を形成
するためのパターンを有するレジスト膜２５ｅを形成す
る。ここで、本実施形態においては、開口部が少なくと
も階段部サイドウォール７ｃから活性領域となる高濃度
ソース・ドレイン領域８を含み、さらに電極部サイドウ
ォール７ａにまで跨るようにレジスト膜２５ｄを形成す
る。

【０１０４】次に、全面上にポリシリコン膜を堆積した
後これをパターニングして、高濃度ソース・ドレイン領
域８に接続されるローカル配線１３を形成する。

【０１０５】本実施形態では、図７ｂに示す工程で、リ
ソグラフィーの合わせずれにより、例えば最大０．３μ
ｍだけレジスト膜２５ｅの開口部がずれていると、接続
孔１４がポリシリコン電極４ａの一部の上方にまで跨っ
て形成され、逆方向にずれると接続孔１４が素子分離２
ｂの一部に跨って形成されることになる。しかし、いず
れの場合にも、上記第５の実施形態と同様に、各部の寸
法等が上記不等式(1),(2) を満足するように設定されて
いる限り、素子分離２ｂの端部における接合耐圧の低下
や接合リーク電流の増大が生じることはなく、かつロー
カル配線等の配線部材とポリシリコン電極４ａとの電気
的短絡が生じることもない。

【０１０６】ここで、集積度の指針値としてゲート電極
となるゲートポリシリコン４ａと素子分離２との間の距
離Ｌｄを見積ると、上記第５の実施形態と同様に、距離
Ｌｅは、接続孔径０．５μｍに、電極部サイドウォール
７ａの幅０．１μｍと、階段部サイドウォール７ｃの幅
０．１μｍとを加えた０．７μｍとなり、従来例のＬａ
値が１．２μｍであったのに対して、０．５μｍ縮小す
ることができることになる。

【０１０７】なお、上記各実施形態では、配線部材とし
て絶縁膜１２が比較的薄くて済むローカル配線を想定し
ているが、配線部材が層間絶縁膜を介して形成される通
常のグローバル配線の場合にも適用し得る。その場合、
層間絶縁膜は比較的厚いので、接続孔の形成時における
層間絶縁膜のオーバーエッチング割合を減少させたり、
素子分離上面−活性領域表面間の段差を大きくすること
により同様に適用できる。その点については、次の第７
の実施形態において説明する。

【０１０８】また、素子分離２ｂや第５，第６実施形態
におけるゲート上保護膜１５ａの材質を、接続孔形成の
ためのエッチングに対して絶縁膜１２の材質よりもエッ
チングレートの小さい材質を用いることにより、より製
造が容易となる。

【０１０９】さらに、各実施形態における絶縁膜１２を
複数の膜で構成し、その下層部に接続孔形成のためのエ
ッチングに対してエッチングレートの小さい材質の層を
少なくとも１層備えた構造とすることによって、製造が
さらに容易となる。

【０１１０】（第７の実施形態）次に、厚い層間絶縁膜
上に形成された配線層と半導体基板の活性領域との間
を、層間絶縁膜に開口されたコンタクトホールを介して
接続するようにした場合の実施形態である第７の実施形
態について説明する。

【０１１１】図８ａ〜８ｃは、上記第１の実施形態にお
ける薄めの絶縁膜１２の代わりに、積層膜１０及び層間
絶縁膜１１を形成した場合の工程を示す断面図である。
図８ａに示すように、図１ａ〜１ｄ及び図２ａ〜２ｃに
示す工程を行なった後、基板の全面上に厚みが７０ｎｍ
程度のシリコン酸化膜１０ａと厚みが８０ｎｍ程度のシ
リコン窒化膜１０ｂとからなる積層膜１０を形成し、さ
らにその上に厚みが６００ｎｍ程度のシリコン酸化膜か
らなる層間絶縁膜１１を堆積する。次に、コンタクトホ
ールを形成するためのパターンを有するレジスト膜２５
ａを層間絶縁膜１１の上に形成する。その際、レジスト
膜２５ａの開口部は、素子分離２ｂとの干渉を避けるた
めの合わせマージンを設けることなく位置決めされてい
る。この図に示す場合には、開口部がトランジスタの活
性領域となるソース・ドレイン領域８の上から素子分離
２ｂの上まで跨るようにレジスト膜２５ａを形成する。

【０１１２】次に、図８ｂに示すように、レジスト膜２
５ａをマスクとしてエッチングを行なって、層間絶縁膜
２５ａ及び積層膜１０を選択的に除去し、素子分離２ｂ
及び活性領域に到達するコンタクトホール２０を形成す
る。

【０１１３】次に、図８ｃに示すように、コンタクトホ
ール２０内にＴｉＮ／Ｔｉ膜からなるプラグ下敷き膜２
１と、Ｗプラグ２２とを選択ＣＶＤにより堆積し、さら
に、基板の全面上にアルミニウム合金膜を堆積した後、
これをパターニングして、第１層目金属配線２３を形成
する。この時、第１層目金属配線２３は、コンタクトホ
ール２０内に埋め込まれたＷプラグ２２及びプラグ下敷
き膜２１を介して活性領域のソース・ドレイン領域８と
電気的に接続される。

【０１１４】図９ａ〜９ｃは、上記第２の実施形態にお
ける薄めの絶縁膜１２の代わりに、積層膜１０及び層間
絶縁膜１１を形成した場合の工程を示す断面図である。
この製造工程は、上記図８ａ〜８ｃにおける製造工程に
おいて、サイドウォール７ａ〜７ｃを形成する工程を追
加し、ＬＤＤ構造のトランジスタを形成するようにした
ものである。

【０１１５】図１０ａ〜１０ｃは、上記第４の実施形態
における薄めの絶縁膜１２の代わりに、積層膜１０及び
層間絶縁膜１１を形成した場合の工程を示す断面図であ
る。図１０ａに示す工程において、層間絶縁膜１１の上
に、活性領域からゲート配線４ｂに亘る領域を開口した
レジスト膜２５ｃを形成し、その後は、上記図８ｂ，８
ｃと同じ工程を行なう。

【０１１６】図１１ａ〜１１ｃは、上記第５の実施形態
における薄めの絶縁膜１２の代わりに、積層膜１０及び
層間絶縁膜１１を形成した場合の工程を示す断面図であ
る。図１１ａに示す工程において、ゲート電極４ａの上
には、ゲート保護用シリコン酸化膜１５ａが形成されて
おり、その上に積層膜１０及び層間絶縁膜１１が形成さ
れている。そして、層間絶縁膜１１の上に、素子分離，
活性領域からゲート電極４ａに亘る領域を開口したレジ
スト膜２５ｄを形成し、その後は、上記図８ｂ，８ｃと
同じ工程を行なう。

【０１１７】上記図８ｂ，９ｂ，１０ｂ，１１ｂに示す
工程において、層間絶縁膜１１の下部には、シリコン酸
化膜とエッチング選択比の高いシリコン窒化膜１０ｂが
形成されているので、層間絶縁膜１１のオーバーエッチ
ングによってシリコン窒化膜１０ｂが完全に除去される
ことはない。そして、積層膜１０のうちのシリコン窒化
膜１０ｂを除去する際には、シリコン窒化膜１０ｂとそ
の下のシリコン酸化膜１０ａとの選択比が高いので、シ
リコン酸化膜１０ａが完全に除去されることはない。さ
らに、シリコン酸化膜１０ａは厚みが７０ｎｍ程度であ
り、素子分離−活性領域間の段差０．２μｍよりも薄い
ので、シリコン酸化膜１０ａをエッチングする際にオー
バーエッチングによって素子分離２ｂが活性領域の表面
以下にまで掘り下げられることはない。すなわち、コン
タクトホール２０の一部に素子分離２ｂの上面がシリコ
ン基板面よりも低くなるような凹部が形成されることは
ない。したがって、層間絶縁膜の上に形成される配線層
と半導体基板の活性領域とを電気的に接続するためのコ
ンタクトホールを形成する際にも、上記各実施形態と同
様の効果を発揮することができる。

【０１１８】ただし、本実施形態において、層間絶縁膜
の下方に下敷き膜を設けなくても、素子分離の上面と活
性領域の表面との間に階段部が設けられていることで、
コンタクトホールを形成する際に素子分離が活性領域の
表面よりも下方に深く掘り下げられることはないので、
接合耐圧の低下や接合リークの発生を可及的に防止する
ことができる。

【０１１９】なお、上記各実施形態では、活性領域に配
設される半導体素子が電界効果型トランジスタである場
合について説明したが、本発明は必ずしもかかる実施形
態に限定されるものではなく、半導体素子がバイポーラ
トランジスタであり、活性領域がバイポーラトランジス
タのエミッタ拡散層，コレクタ拡散層又はベース拡散層
である場合にも適用しうる。

【０１２０】なお、上記各実施形態において、上記階段
部の側面の角度を７０゜以上とすることにより、活性領
域との境界付近における階段部側面と活性領域との高度
差を大きく確保することができるので、活性領域の表面
より大きく掘り込まれるような凹部の発生を確実に防止
することができる。

【０１２１】

【発明の効果】本発明の半導体装置によれば、半導体装
置の構成として、溝型素子分離の上面を活性領域の表面
よりも高くしかつ両者間に階段部を設け、その上に下敷
き膜及び層間絶縁膜を介して配線部材を設けるととも
に、配線部材とソース・ドレイン領域とを接続するため
の埋め込み導電層が設けられる層間絶縁膜及び下敷き膜
の開口部が溝型素子分離とソース・ドレイン領域とに跨
っても溝型素子分離が活性領域の表面よりも下方に深く
掘りさがるのを阻止できることで、接合耐圧の低下や接
合リークの発生を防止することができ、よって、開口部
を形成する際にマスク合わせのためのマージンが不要な
構成となり、半導体装置の集積度の向上を図ることがで
きる。

【０１２２】本発明の半導体装置の製造方法によれば、
上面が活性領域の表面よりも高くかつ活性領域との間に
階段部を有する溝型素子分離を形成し、基板上に下敷き
膜及び層間絶縁膜を形成した後、ソース・ドレイン領域
から溝型素子分離に跨る領域の層間絶縁膜及び下敷き膜
を除去して開口部を形成し、その後開口部内に埋め込み
導電層の形成と配線部材の形成とを行うようにしたの
で、本発明の効果を発揮しうる半導体装置の形成を図る
ことができる。

【図面の簡単な説明】

【図１】第１の実施形態の製造工程のうち素子分離を形
成するまでの工程を示す断面図である。

【図２】第１の実施形態の製造工程のうち素子分離を形
成した後の工程を示す断面図である。

【図３】第２の実施形態の製造工程のうち素子分離を形
成した後の工程を示す断面図である。

【図４】第３の実施形態の製造工程を示す断面図であ
る。

【図５】第４の実施形態の製造工程を示す断面図であ
る。

【図６】第５の実施形態の製造工程を示す断面図であ
る。

【図７】第６の実施形態の製造工程を示す断面図であ
る。

【図８】第１の実施形態における薄めの絶縁膜の代わり
に、積層膜及び層間絶縁膜を形成した第７の実施形態の
製造工程を示す断面図である。

【図９】第２の実施形態における薄めの絶縁膜の代わり
に、積層膜及び層間絶縁膜を形成した第７の実施形態の
製造工程を示す断面図である。

【図１０】第４の実施形態における薄めの絶縁膜の代わ
りに、積層膜及び層間絶縁膜を形成した第７の実施形態
の製造工程を示す断面図である。

【図１１】第５の実施形態における薄めの絶縁膜の代わ
りに、積層膜及び層間絶縁膜を形成した第７の実施形態
の製造工程を示す断面図である。

【図１２】活性領域と溝型素子分離とがフラットな構造
を有する従来の半導体装置の断面図である。

【図１３】図１２に示す従来の半導体装置の製造工程を
示す断面図である。

【符号の説明】

１ シリコン基板（半導体基板） ２ｂ 素子分離 ３ ゲート酸化膜 ４ａ ポリシリコン電極（ゲート電極） ４ｂ ポリシリコン配線（配線部材） ６ 低濃度ソース・ドレイン領域 ７ａ 電極部サイドウォール ７ｂ 配線部サイドウォール ７ｃ 階段部サイドウォール ８ 高濃度ソース・ドレイン領域 １２ 絶縁膜 １３ ローカル配線（配線部材） １４ 接続孔（開口） １５ａ ゲート上保護膜 １５ｂ 配線上保護膜 ２０ コンタクトホール（開口） ２１ プラグ下敷き膜 ２２ Ｗプラグ（埋め込み導電層） ２３ アルミニウム配線（配線部材） ２５ レジスト膜（マスク部材） ５０ レジスト膜 ５１ 溝部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中林 隆 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 上原 隆 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭59−181062（ＪＰ，Ａ) 特開 平４−29327（ＪＰ，Ａ) 特開 平５−326726（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/768 H01L 21/28 H01L 21/8238 H01L 27/092

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の活性領域にＭＩＳＦＥＴを
   配設してなる半導体装置において、上記活性領域の上に形成されたゲート絶縁膜及びゲート
   電極と、 上記ゲート電極の両側方に位置する上記活性領域に形成
   されたソース・ドレイン領域と、 上記半導体基板を所定深さだけ堀込んで形成された溝に
   埋め込まれた絶縁性材料で構成され、 上記活性領域の表
   面よりも高い上面を有し、かつ上記活性領域との境界に
   階段部を形成しながら上記活性領域を分離するように取
   り囲む溝型素子分離と、上記ゲート電極の形成された活性領域上及び上記溝型素
   子分離上に形成された下敷き膜と、 上記下敷き膜上に形成された層間絶縁膜と 、上記ソース・ドレイン領域から上記溝型素子分離に跨る
   領域の上記層間絶縁膜及び上記下敷き膜を除去して形成
   された開口部と 、 上記開口部内に形成された埋め込み導電層と、 上記層間絶縁膜上に形成され、上記埋め込み導電層に接
   続される配線部材とを備え、 上記下敷き膜は、上記層間絶縁膜とのエッチング選択比
   の高い絶縁性材料からなる ことを特徴とする半導体装
   置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記下敷き膜は、シリコン酸化膜とシリコン窒化膜とか
   らなる積層膜であることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 上記埋め込み導電層は、ＴｉＮ／Ｔｉ膜からなるプラグ
   下敷き膜とＷプラグで構成されていることを特徴とする
   半導体装置。
4. 【請求項４】 請求項１〜３のうちのいずれか１項に記
   載の半導体装置において、 上記ゲート電極の両側面上に形成された絶縁性材料から
   なる電極部サイドウォールと、 上記溝型素子分離の上記階段部の側面上に形成された絶
   縁性材料からなる階段部サイドウォールとを備えている
   ことを特徴とする半導体装置。
5. 【請求項５】 請求項１〜４のうちのいずれか１項に記
   載の半導体装置において、 上記ゲート電極と同じ材料で構成され上記溝型素子分離
   上に形成されたゲート配線をさらに備え、 上記開口部は、上記ソース・ドレイン領域，上記溝型素
   子分離及び上記ゲート配線の各一部に跨る領域の上に形
   成されており、 上記埋め込み導電層は、上記溝型素子分離上の上記ゲー
   ト配線に接続されていることを特徴とする半導体装置。
6. 【請求項６】 請求項１〜４のうちのいずれか１項に記
   載の半導体装置において、 上記ゲート電極の上に形成されたゲート保護膜をさらに
   備え、 上記開口部は、上記ソース・ドレイン領域から上記ゲー
   ト保護膜の少なくとも一部に跨る領域の上に形成されて
   いることを特徴とする半導体装置。
7. 【請求項７】 請求項１〜６のうちのいずれか１項に記
   載の半導体装置において、 上記層間絶縁膜は、シリコン酸化膜であることを特徴と
   する半導体装置。
8. 【請求項８】 半導体基板の活性領域にＭＩＳＦＥＴを
   配設してなる半導体装置の製造方法において、 上記半導体基板を所定深さだけ堀込んで形成された溝に
   絶縁性材料を埋め込み、上記活性領域の表面よりも高い
   上面を有し、かつ上記活性領域との境界に階段部を形成
   しながら上記活性領域を分離するように取り囲む溝型素
   子分離を形成する第１の工程と、 上記溝型素子分離で囲まれた上記活性領域上にゲート絶
   縁膜を形成する第２の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第３の工程
   と、 上記ゲート電極の両側方に位置する上記活性領域にソー
   ス・ドレイン領域を形成する第４の工程と、 上記第４の工程の後に、上記活性領域及び上記溝型素子
   分離の上に下敷き膜を形成する第５の工程と、 上記下敷き膜上に層間絶縁膜を形成する第６の工程と、 上記ソース・ドレイン領域から上記溝型素子分離に跨る
   領域の上記層間絶縁膜及び上記下敷き膜を除去して開口
   部を形成する第７の工程と、 上記開口部内に埋め込み導電層を形成する第８の工程
   と、 上記層間絶縁膜上に上記埋め込み導電層に接続する配線
   部材を形成する第９の工程とを備え、 上記下敷き膜は、上記層間絶縁膜とのエッチング選択比
   の高い絶縁性材料からなることを特徴とする半導体装置
   の製造方法。
9. 【請求項９】 請求項８記載の半導体装置の製造方法に
   おいて、 上記下敷き膜は、シリコン酸化膜とシリコン窒化膜とか
   らなる積層膜であることを特徴とする半導体装置の製造
   方法。
10. 【請求項１０】 請求項８又は９記載の半導体装置の製
    造方法において、 上記埋め込み導電層は、ＴｉＮ／Ｔｉ膜からなるプラグ
    下敷き膜とＷプラグで構成されていることを特徴とする
    半導体装置の製造方法。
11. 【請求項１１】 請求項８〜１０のうちのいずれか１項
    に記載の半導体装置の製造方法において、 上記第３の工程の後で、上記第４の工程の前に、上記ゲ
    ート電極の両側面上に絶縁性材料からなる電極部サイド
    ウォールを形成するとともに、上記溝型素子分離の上記
    階段部の側面上に絶縁性材料からなる階段部サイドウォ
    ールとを形成する工程を備えていることを特徴とする半
    導体装置の製造方法。
12. 【請求項１２】 請求項８〜１１のうちのいずれか１項
    に記載の半導体装置の製造方法において、 上記第３の工程では、上記ゲート電極と同じ材料で上記
    溝型素子分離上にゲート配線を形成し、 上記第７の工程では、上記ソース・ドレイン領域，上記
    溝型素子分離及び上記ゲート配線の各一部に跨る領域の
    上に上記開口部を形成することを特徴とする半導体装置
    の製造方法。
13. 【請求項１３】 請求項８〜１１のうちのいずれか１項
    に記載の半導体装置の製造方法において、 上記第３の工程の後で、上記第４の工程の前に、上記ゲ
    ート電極の上にゲート保護膜を形成する工程をさらに備
    え、 上記第７の工程では、上記ソース・ドレイン領域から上
    記ゲート保護膜の少なくとも一部に跨る領域の上に上記
    開口部を形成することを特徴とする半導体装置の製造方
    法。
14. 【請求項１４】 請求項８〜１３のうちのいずれか１項
    に記載の半導体装置の製造方法において、 上記層間絶縁膜は、シリコン酸化膜であることを特徴と
    する半導体装置の製造方法。