JPH0227737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0227737A JPH0227737A JP17741088A JP17741088A JPH0227737A JP H0227737 A JPH0227737 A JP H0227737A JP 17741088 A JP17741088 A JP 17741088A JP 17741088 A JP17741088 A JP 17741088A JP H0227737 A JPH0227737 A JP H0227737A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にコンタクト
形成方法を含む半導体装置の製造方法に関する。
形成方法を含む半導体装置の製造方法に関する。
第３図は従来例を説明するための半導体チップの断面図
である。同図に示すように、従来、半導体装置の絶縁型
電界効果トランジスタの拡散層領域とのコンタクト形成
は、ゲート電極１７のパターニング後にゲート電極にセ
ルファラインに拡散層６を形成して、その上に層間絶縁
膜１１を形成させ、その拡散層上の領域にコンタクト孔
１３を開孔した後、配線層１２を形成して拡散層６との
コンタクトを形成していた。
である。同図に示すように、従来、半導体装置の絶縁型
電界効果トランジスタの拡散層領域とのコンタクト形成
は、ゲート電極１７のパターニング後にゲート電極にセ
ルファラインに拡散層６を形成して、その上に層間絶縁
膜１１を形成させ、その拡散層上の領域にコンタクト孔
１３を開孔した後、配線層１２を形成して拡散層６との
コンタクトを形成していた。
上述した従来の絶縁型電界効果トランジスタののアライ
メントのずれを考慮して、拡散層領域６をコンタクト孔
１７に対してマージンをもって広くしなければならなか
った。そのために拡散層領域をある一定面積より小さく
することができずに高集積化する際の素子面積の縮小に
関する問題点の１つになっていた。また、拡散層領域を
小さくできないと、ジャンクション容量が小さくできな
くなり、素子のスイッチング速度が遅くなるため、デバ
イスの高速化の際の問題点となる欠点があった。更に、
拡散層領域へのコンタクト孔の形成と、ゲート電極への
コンタクト孔形成の工程が別なため、そのためのフォト
レジスト工程が増加してしまうという欠点もあった。
メントのずれを考慮して、拡散層領域６をコンタクト孔
１７に対してマージンをもって広くしなければならなか
った。そのために拡散層領域をある一定面積より小さく
することができずに高集積化する際の素子面積の縮小に
関する問題点の１つになっていた。また、拡散層領域を
小さくできないと、ジャンクション容量が小さくできな
くなり、素子のスイッチング速度が遅くなるため、デバ
イスの高速化の際の問題点となる欠点があった。更に、
拡散層領域へのコンタクト孔の形成と、ゲート電極への
コンタクト孔形成の工程が別なため、そのためのフォト
レジスト工程が増加してしまうという欠点もあった。
本発明の目的は、拡散層領域を小さくしても確実なコン
タクトが可能で、しかもコンタクト形成のためのホトレ
ジスト工程を減らすことが可能な半導体装置の製造方法
を提供することにある。
タクトが可能で、しかもコンタクト形成のためのホトレ
ジスト工程を減らすことが可能な半導体装置の製造方法
を提供することにある。
本発明の半導体装置の製造方法は、素子分離された半導
体基板上にゲート酸化膜を形成する工程と、前記ゲート
酸化膜上に不純物濃度の低い多結晶シリコン層及び不純
物濃度の高い多結晶シリコン層を含むゲート電極を形成
する工程と、前記ゲート電極をマスクとして前記半導体
基板にソース・ドレイン領域を形成する工程と、前記ゲ
ート電極側面に絶縁膜を形成する工程と、前記不純物濃
度の高い多結晶シリコン層を除去する工程と、前記不純
物濃度の低い多結晶シリコン及び前記ソース・ドレイン
領域を含む基板全面に高融点金属シリサイドを形成する
工程と、前記高融点金属シリサイドが前記絶縁膜により
分離されるまで工、チングすることによって前記不純物
濃度の低い多結晶シリコン上の第１高融点金属シリサイ
ド電極と、前記ソース・ドレイン領域上の第２高融点金
属シリサイド電極とを形成する工程とを含んで構成され
る。
体基板上にゲート酸化膜を形成する工程と、前記ゲート
酸化膜上に不純物濃度の低い多結晶シリコン層及び不純
物濃度の高い多結晶シリコン層を含むゲート電極を形成
する工程と、前記ゲート電極をマスクとして前記半導体
基板にソース・ドレイン領域を形成する工程と、前記ゲ
ート電極側面に絶縁膜を形成する工程と、前記不純物濃
度の高い多結晶シリコン層を除去する工程と、前記不純
物濃度の低い多結晶シリコン及び前記ソース・ドレイン
領域を含む基板全面に高融点金属シリサイドを形成する
工程と、前記高融点金属シリサイドが前記絶縁膜により
分離されるまで工、チングすることによって前記不純物
濃度の低い多結晶シリコン上の第１高融点金属シリサイ
ド電極と、前記ソース・ドレイン領域上の第２高融点金
属シリサイド電極とを形成する工程とを含んで構成され
る。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）ないしくｋ）は本発明の第１の実施例を説
明するための工程手順に配置した半導体チップの断面図
である。まず第１図（ａ）に示すようにＰ形シリコン基
板１上にフィールド領域をトレンチ構造で形成した後に
、ゲート酸化膜３を形成する。次に、その上に不純物濃
度の低い多結晶シリコン層４を形成した後に、不純物濃
度の高い多結晶シリコン層５を形成し、ゲート電極のバ
ターニングを行う。次に第１図（ｂ）に示すように拡散
層形成のために不純物のイオン注入を行い、Ｎ＋拡散層
６を形成する。次に第１図（ｃ）に示すようにＣＶＤシ
リコン酸化膜を形成した後にリアクティブ・イオン・エ
ッチ（以下ＲＩＥと称す）により酸化膜のエッチバック
を行い、ゲート電極４の側面のみにシリコン酸化膜のサ
イドウオール７を形成する。次に第１図（ｄ）に示すよ
うにレジスト８を塗布して、ゲート電極の不純物濃度の
高い多結晶シリコン５の頂上部分が露出するようにレジ
ストエッチバックを行う。次に第１図（ｅ）に示すよう
にレジスト８及び酸化膜サイドウオール７をマスクにし
て不純物濃度の高い多結晶シリコン層５をエツチングす
ることにより凹部２０を形成する。
明するための工程手順に配置した半導体チップの断面図
である。まず第１図（ａ）に示すようにＰ形シリコン基
板１上にフィールド領域をトレンチ構造で形成した後に
、ゲート酸化膜３を形成する。次に、その上に不純物濃
度の低い多結晶シリコン層４を形成した後に、不純物濃
度の高い多結晶シリコン層５を形成し、ゲート電極のバ
ターニングを行う。次に第１図（ｂ）に示すように拡散
層形成のために不純物のイオン注入を行い、Ｎ＋拡散層
６を形成する。次に第１図（ｃ）に示すようにＣＶＤシ
リコン酸化膜を形成した後にリアクティブ・イオン・エ
ッチ（以下ＲＩＥと称す）により酸化膜のエッチバック
を行い、ゲート電極４の側面のみにシリコン酸化膜のサ
イドウオール７を形成する。次に第１図（ｄ）に示すよ
うにレジスト８を塗布して、ゲート電極の不純物濃度の
高い多結晶シリコン５の頂上部分が露出するようにレジ
ストエッチバックを行う。次に第１図（ｅ）に示すよう
にレジスト８及び酸化膜サイドウオール７をマスクにし
て不純物濃度の高い多結晶シリコン層５をエツチングす
ることにより凹部２０を形成する。
この時に下層の不純物濃度の低い多結晶シリコン層４は
不純物濃度の高い多結晶シリコン層５に比較してエッチ
レートが遅いので、適当なエツチング条件を選べばオー
バエッチの際の不純物濃度の低い多結晶シリコン層４の
膜減りは抑えることができる。次に第１図（「）に示す
ようにレジスト８を除去してから基板全面に高融点金属
シリサイド９ａ、例えばタングステンシリサイドを形成
する。
不純物濃度の高い多結晶シリコン層５に比較してエッチ
レートが遅いので、適当なエツチング条件を選べばオー
バエッチの際の不純物濃度の低い多結晶シリコン層４の
膜減りは抑えることができる。次に第１図（「）に示す
ようにレジスト８を除去してから基板全面に高融点金属
シリサイド９ａ、例えばタングステンシリサイドを形成
する。
この時、前工程で形成した凹部２０により、ゲート電極
４上に確実に高融点金属シリサイドが形成できる。次に
第１図（ｇ）に示すようにレジスト１０を塗布する。次
に第１図（ｈ）に示すようにＲＩＥによりエッチバック
を行い、酸化膜と高融点金属シリサイドのエッチレート
比を利用し、酸化膜のサイドウオール７を残すことによ
って高融点金属シリサイド９ａをゲット電極部分９ｂと
その他の領域９ｃに絶縁分離してレジス）１０を除去す
る。
４上に確実に高融点金属シリサイドが形成できる。次に
第１図（ｇ）に示すようにレジスト１０を塗布する。次
に第１図（ｈ）に示すようにＲＩＥによりエッチバック
を行い、酸化膜と高融点金属シリサイドのエッチレート
比を利用し、酸化膜のサイドウオール７を残すことによ
って高融点金属シリサイド９ａをゲット電極部分９ｂと
その他の領域９ｃに絶縁分離してレジス）１０を除去す
る。
これによりゲート電極及び拡散層のコンタクトを同一工
程で形成するにとになる。次に第１図（ｉ）に示すよう
に高融点金属シリサイド９Ｃのバターニングを行う。次
に第１図（Ｄに示すように層間絶縁膜１１を形成し、次
に第１図（ｋ）に示すようにコンタクト孔１３を開孔し
てからアルミニウムの上層配線１２を形成する。このよ
うに本発明は、Ｎ＋拡散層６上の上層配線とのコンタク
トを直接コンタクト孔によりとるのではなく、Ｎ＋拡散
層６上に電気抵抗の低い高融点金属シリサイド９ｃを形
成し、それと層間絶縁膜１１を介して上層配線１２との
コンタクトをとるためＮ＋拡散層６を小さく形成するこ
とができ、しかも、Ｎ＋拡散層６とのコンタクトを形成
すると同時にゲート電極上にも同じ工程で電気抵抗の低
い高融点金属シリサイドを確実に形成することができる
ため、コンタクト形成のための工程を減らすことが可能
となる。
程で形成するにとになる。次に第１図（ｉ）に示すよう
に高融点金属シリサイド９Ｃのバターニングを行う。次
に第１図（Ｄに示すように層間絶縁膜１１を形成し、次
に第１図（ｋ）に示すようにコンタクト孔１３を開孔し
てからアルミニウムの上層配線１２を形成する。このよ
うに本発明は、Ｎ＋拡散層６上の上層配線とのコンタク
トを直接コンタクト孔によりとるのではなく、Ｎ＋拡散
層６上に電気抵抗の低い高融点金属シリサイド９ｃを形
成し、それと層間絶縁膜１１を介して上層配線１２との
コンタクトをとるためＮ＋拡散層６を小さく形成するこ
とができ、しかも、Ｎ＋拡散層６とのコンタクトを形成
すると同時にゲート電極上にも同じ工程で電気抵抗の低
い高融点金属シリサイドを確実に形成することができる
ため、コンタクト形成のための工程を減らすことが可能
となる。
第２図（ａ）ないしくｄ）は本発明の第２の実施例を説
明するために工程順に配置した半導体チップの断面図で
ある。第１の実施例で説明した第１図（ａ）の状態から
第２図（ａ）に示すように不純物濃度の低いＮ−拡散層
１４を形成するためのイオン注入を行う。次に第２図（
ｂ）に示すようにサイドウオール７を形成した後にイオ
ン注入のための薄い酸化膜１６を形成して、不純物濃度
の高いＮ＋拡散層１５を形成するためのイオン注入を行
う。
明するために工程順に配置した半導体チップの断面図で
ある。第１の実施例で説明した第１図（ａ）の状態から
第２図（ａ）に示すように不純物濃度の低いＮ−拡散層
１４を形成するためのイオン注入を行う。次に第２図（
ｂ）に示すようにサイドウオール７を形成した後にイオ
ン注入のための薄い酸化膜１６を形成して、不純物濃度
の高いＮ＋拡散層１５を形成するためのイオン注入を行
う。
次に第２図（ｃ）に示すように薄い酸化膜１６を除去す
る。そして第１の実施例の第１図（ｄ）以降の工程と同
様にして第２図（ｄ）が得られる。この実施例はサイド
ウオール７を使用してＬＤＤ）ランジスタを形成するこ
とができる。
る。そして第１の実施例の第１図（ｄ）以降の工程と同
様にして第２図（ｄ）が得られる。この実施例はサイド
ウオール７を使用してＬＤＤ）ランジスタを形成するこ
とができる。
以上説明したように本発明は絶縁型電界トランジスタの
拡散層上に高融点金属シリサイドを形成し、それと層間
絶縁膜を介して上層配線とコンタクトをとるために拡散
層の大きさをコンタクト孔に対してマージンをもって広
くする必要がなくなり、拡散層の大きさを小さくしても
確実にコンタクトをとるのが可能であり、素子面積を小
さくすることができるので高集積化が容易になる。また
拡散層の大きさが小さくできると、ジャンクション容量
が小さくできるため、素子の動作スピードを向上するこ
とが可能になる。更に、拡散層とのコンタクトを形成す
ると同工程で、ゲート電極上に電気抵抗の低い高融点シ
リサイドをサイドウオールにより形成された凹部内に確
実に形成することができ、コンタクト形成のための工程
を減らすことが可能になる。
拡散層上に高融点金属シリサイドを形成し、それと層間
絶縁膜を介して上層配線とコンタクトをとるために拡散
層の大きさをコンタクト孔に対してマージンをもって広
くする必要がなくなり、拡散層の大きさを小さくしても
確実にコンタクトをとるのが可能であり、素子面積を小
さくすることができるので高集積化が容易になる。また
拡散層の大きさが小さくできると、ジャンクション容量
が小さくできるため、素子の動作スピードを向上するこ
とが可能になる。更に、拡散層とのコンタクトを形成す
ると同工程で、ゲート電極上に電気抵抗の低い高融点シ
リサイドをサイドウオールにより形成された凹部内に確
実に形成することができ、コンタクト形成のための工程
を減らすことが可能になる。
低い多結晶シリコン、５・・・・・・不純物濃度の高い
多結晶シリコン、６．１５・・・・・・Ｎ＋拡散層、７
・・・・・・サイドウオール、８．１０・・・・・・フ
ォトレジスト、９ａ。
多結晶シリコン、６．１５・・・・・・Ｎ＋拡散層、７
・・・・・・サイドウオール、８．１０・・・・・・フ
ォトレジスト、９ａ。
９ｂ、９ｃ・・・・・・高融点金属シリサイド、１１・
・・・・・層間絶縁膜、１２・・・・・・上層配線、１
３・・・・・・コンタクト孔、１４・・・・・・Ｋ−拡
散層、１６．１６’・・・・・・イオン注入のための薄
い酸化膜、１７・・・・・・多結晶シリコン。
・・・・・層間絶縁膜、１２・・・・・・上層配線、１
３・・・・・・コンタクト孔、１４・・・・・・Ｋ−拡
散層、１６．１６’・・・・・・イオン注入のための薄
い酸化膜、１７・・・・・・多結晶シリコン。
代理人 弁理士 内 原 晋
第１図（ａ）ないしくｋ）は本発明の第１の実施例を説
明するための製造工程手順に示した半導体チップの断面
図、第２図（ａ）ないしくｄ）は本発明の第２の実施例
を説明するための製造工程順に示した半導体チップの断
面図、第３図は従来例を説明するための半導体チップの
断面図である。 ■・・・・・・Ｐ形シリコン基Ｌ ２・・・・・・フ
ィールド酸化膜、３・・・・・・ゲート酸化膜、４・・
・・・・不純物濃度の（ｊ−ノ 第１区 第１区 （ん） （ｂ） 冬ＺＥＩ
明するための製造工程手順に示した半導体チップの断面
図、第２図（ａ）ないしくｄ）は本発明の第２の実施例
を説明するための製造工程順に示した半導体チップの断
面図、第３図は従来例を説明するための半導体チップの
断面図である。 ■・・・・・・Ｐ形シリコン基Ｌ ２・・・・・・フ
ィールド酸化膜、３・・・・・・ゲート酸化膜、４・・
・・・・不純物濃度の（ｊ−ノ 第１区 第１区 （ん） （ｂ） 冬ＺＥＩ
Claims (1)
- 素子分離された半導体基板上にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上に不純物濃度の低い多結晶
シリコン層及び不純物濃度の高い多結晶シリコン層を含
むゲート電極を形成する工程と、前記ゲート電極をマス
クとして前記半導体基板にソース・ドレイン領域を形成
する工程と、前記ゲート電極側面に絶縁膜を形成する工
程と、前記不純物濃度の高い多結晶シリコン層を除去す
る工程と、前記不純物濃度の低い多結晶シリコン及び前
記ソース・ドレイン領域を含む基板全面に高融点金属シ
リサイドを形成する工程と、前記高融点金属シリサイド
が前記絶縁膜により分離されるまでエッチングすること
によって前記不純物濃度の低い多結晶シリコン上の第１
高融点金属シリサイド電極と、前記ソース・ドレイン領
域上の第２高融点金属シリサイド電極とを形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17741088A JPH0227737A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17741088A JPH0227737A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227737A true JPH0227737A (ja) | 1990-01-30 |
Family
ID=16030440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17741088A Pending JPH0227737A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227737A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0314241A (ja) * | 1989-06-13 | 1991-01-22 | Sharp Corp | 半導体装置の製造方法 |
| US5656519A (en) * | 1995-02-14 | 1997-08-12 | Nec Corporation | Method for manufacturing salicide semiconductor device |
| US5773347A (en) * | 1994-03-25 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Method of maufacturing field effect transistor |
| US6660431B1 (en) | 1999-02-24 | 2003-12-09 | Matsushita Electric Industrial Co., Ltd. | Hydrogen absorbing alloy electrode, electrode producing method and alkali storage battery |
-
1988
- 1988-07-15 JP JP17741088A patent/JPH0227737A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0314241A (ja) * | 1989-06-13 | 1991-01-22 | Sharp Corp | 半導体装置の製造方法 |
| US5773347A (en) * | 1994-03-25 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Method of maufacturing field effect transistor |
| US5656519A (en) * | 1995-02-14 | 1997-08-12 | Nec Corporation | Method for manufacturing salicide semiconductor device |
| US6660431B1 (en) | 1999-02-24 | 2003-12-09 | Matsushita Electric Industrial Co., Ltd. | Hydrogen absorbing alloy electrode, electrode producing method and alkali storage battery |
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