JPS63114261A - トランジスタ用の自己整合型ベース分路 - Google Patents
トランジスタ用の自己整合型ベース分路Info
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- JPS63114261A JPS63114261A JP22543087A JP22543087A JPS63114261A JP S63114261 A JPS63114261 A JP S63114261A JP 22543087 A JP22543087 A JP 22543087A JP 22543087 A JP22543087 A JP 22543087A JP S63114261 A JPS63114261 A JP S63114261A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
挟権分災
本発明は集積回路及びその製造に関するものであって、
更に詳細には、ベースコンタクトからエミッタ領域との
近接点へ延在するバイポーラトランジスタ用の低抵抗ベ
ース分路の製造に関するものである。
更に詳細には、ベースコンタクトからエミッタ領域との
近接点へ延在するバイポーラトランジスタ用の低抵抗ベ
ース分路の製造に関するものである。
袋】Ｕ【脛
集積回路設計者は、シリコン表面積の占有する量を最小
としながら可及的に最高の速度で動作する回路を製造す
ることの困難な課題に直面している。半導体構成体が次
第に複雑になったので、所望の性能を得ながら最小数の
マスクで妥当な数の処理ステップで集積回路内に所要の
能動的及び受動的デバイスの全てを製造することは困難
である。
としながら可及的に最高の速度で動作する回路を製造す
ることの困難な課題に直面している。半導体構成体が次
第に複雑になったので、所望の性能を得ながら最小数の
マスクで妥当な数の処理ステップで集積回路内に所要の
能動的及び受動的デバイスの全てを製造することは困難
である。
１つの公知な集積回路製造技術は、バイポーラトランジ
スタの製造技術である。バイポーラトランジスタを製造
する為の広く使用されており、且つ周知のプロセスは米
国特許第３，６４８，１２５号、「酸化分離を有する集
積回路の製造方法及びその結果得られる構成体（Ｍｅｔ
ｈｏｄ ｏｆ ＦａｂｒｉｃａｔｉｎｇＩｎｔｅｇｒａ
ｔｅｄ Ｃ１ｒｃｕｉｔｓ ｗｉｔｈ ０ｘｉｄｉｚｅ
ｄ ｌ５ｏｌａｔｉｏｎａｎｄ ｔｈｅ Ｒｅｓｕｌｔ
ｉｎｇ ５ｔｒｕｃｔｕｒｅ）Ｊ、発明者Ｄｏｕｇｌａ
ｓＬ、 Ｐｅ１ｔｚｅｒ、に開示されているｅ Ｐｅ１
ｔｚｅｒ特許は。
スタの製造技術である。バイポーラトランジスタを製造
する為の広く使用されており、且つ周知のプロセスは米
国特許第３，６４８，１２５号、「酸化分離を有する集
積回路の製造方法及びその結果得られる構成体（Ｍｅｔ
ｈｏｄ ｏｆ ＦａｂｒｉｃａｔｉｎｇＩｎｔｅｇｒａ
ｔｅｄ Ｃ１ｒｃｕｉｔｓ ｗｉｔｈ ０ｘｉｄｉｚｅ
ｄ ｌ５ｏｌａｔｉｏｎａｎｄ ｔｈｅ Ｒｅｓｕｌｔ
ｉｎｇ ５ｔｒｕｃｔｕｒｅ）Ｊ、発明者Ｄｏｕｇｌａ
ｓＬ、 Ｐｅ１ｔｚｅｒ、に開示されているｅ Ｐｅ１
ｔｚｅｒ特許は。
内部に能動的及び／又は受動的なデバイスを製造するこ
との可能な電気的に分離されておりエピタキシャルシリ
コンから構成されるポケットを提供する為に酸化分離を
使用することを開示している。
との可能な電気的に分離されておりエピタキシャルシリ
コンから構成されるポケットを提供する為に酸化分離を
使用することを開示している。
次いで、これらの個別的なデバイスを該シリコンの表面
全体に付着させたメタル又はポリシリコンの導体によっ
て相互接続させる。多数のその他の酸化物分離型バイポ
ーラプロセスが開発されている。これらのプロセスの殆
ど全てにおいて、トランジスタスイッチを可及的に迅速
とさせることが所望される。バイポーラデバイスのスイ
ッチング速度に関する公知の１つの制限は、外因的ベー
ス領域、即ち垂直デバイスの場合にエミッタとベースコ
ンタクトとの間に横方向に延在するベースの部分、によ
って提供される抵抗である。
全体に付着させたメタル又はポリシリコンの導体によっ
て相互接続させる。多数のその他の酸化物分離型バイポ
ーラプロセスが開発されている。これらのプロセスの殆
ど全てにおいて、トランジスタスイッチを可及的に迅速
とさせることが所望される。バイポーラデバイスのスイ
ッチング速度に関する公知の１つの制限は、外因的ベー
ス領域、即ち垂直デバイスの場合にエミッタとベースコ
ンタクトとの間に横方向に延在するベースの部分、によ
って提供される抵抗である。
第１ａ図は従来技術の半導体構成体の一部の断面図であ
る。図示した構成は垂直ＮＰＮトランジスタの断面であ
る。図示した如く、高度にドープしたＮ導電型の埋設層
はエピタキシャルシリコン層下側にコレクタ領域を与え
ている。該コレクタは、ベース領域によって高度にドー
プしたエミッタから離隔されている。エミッタコンタク
トは該エミッタへの電気的接続を与え、−カ一対のベー
スコンタクトが該ベースへの電気的接続を与える。
る。図示した構成は垂直ＮＰＮトランジスタの断面であ
る。図示した如く、高度にドープしたＮ導電型の埋設層
はエピタキシャルシリコン層下側にコレクタ領域を与え
ている。該コレクタは、ベース領域によって高度にドー
プしたエミッタから離隔されている。エミッタコンタク
トは該エミッタへの電気的接続を与え、−カ一対のベー
スコンタクトが該ベースへの電気的接続を与える。
該エミッタコンタク１−は、該エピタキシャル層の上表
面において該エミッタを取り囲む環状の薄い酸化物分離
領域によって該ベース領域へ短絡することを防止されて
いる。
面において該エミッタを取り囲む環状の薄い酸化物分離
領域によって該ベース領域へ短絡することを防止されて
いる。
第１ｂ図は第１ａ図に示した構成の上平面図であり、該
構成の著しい欠点を示している。特に、第１ａ図のトラ
ンジスタ構成は、外因的ベース領域の相対的に高い抵抗
の為に、望む程迅速にスイッチすることがない。外因的
ベース領域とは、エミッタとベースコンタクトとの間に
延在するベースの部分である。第１ｂ図に示した如く、
ベースコンタクトのシート抵抗Ａは０．０３Ω／口の程
度であり、一方外因的ベースＢのシート抵抗は７００Ω
／口の程度である。比較的高い抵抗Ｂは該トランジスタ
のスイッチング速度を減少させる。
構成の著しい欠点を示している。特に、第１ａ図のトラ
ンジスタ構成は、外因的ベース領域の相対的に高い抵抗
の為に、望む程迅速にスイッチすることがない。外因的
ベース領域とは、エミッタとベースコンタクトとの間に
延在するベースの部分である。第１ｂ図に示した如く、
ベースコンタクトのシート抵抗Ａは０．０３Ω／口の程
度であり、一方外因的ベースＢのシート抵抗は７００Ω
／口の程度である。比較的高い抵抗Ｂは該トランジスタ
のスイッチング速度を減少させる。
外因的ベースの抵抗を低下させる為に少なくとも２つの
技術が開発されている。その１つの技術に拠れば、プラ
グ注入を使用してベースを下方向へ延在させてその際に
コレクタ・ベース容量を増加させる。ベース領域はコレ
クタ領域に一層近接して一層高度にドープされるので該
容量が増加される。
技術が開発されている。その１つの技術に拠れば、プラ
グ注入を使用してベースを下方向へ延在させてその際に
コレクタ・ベース容量を増加させる。ベース領域はコレ
クタ領域に一層近接して一層高度にドープされるので該
容量が増加される。
多結晶シリコンコンタクトを使用する場合に、外因的ベ
ースの抵抗を低下させる為の別の従来技術は、多結晶シ
リコンコンタクトの側部上にスペーサ酸化物を形成し、
且つ該スペーサ酸化物を使用してベース不純物での基板
の付加的な注入をマスフしその際にエミッタコンタクト
及びスペーサ酸化物の下側の部分を除いてベース領域の
全てを一層高度にドープさせる。
ースの抵抗を低下させる為の別の従来技術は、多結晶シ
リコンコンタクトの側部上にスペーサ酸化物を形成し、
且つ該スペーサ酸化物を使用してベース不純物での基板
の付加的な注入をマスフしその際にエミッタコンタクト
及びスペーサ酸化物の下側の部分を除いてベース領域の
全てを一層高度にドープさせる。
旦−敗
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、メタルシリサイドを
使用する低抵抗ベース分路を使用することによってバイ
ポーラトランジスタの外因的ベースの抵抗を低下させる
技術を提供することを目的とする。
した如き従来技術の欠点を解消し、メタルシリサイドを
使用する低抵抗ベース分路を使用することによってバイ
ポーラトランジスタの外因的ベースの抵抗を低下させる
技術を提供することを目的とする。
構成
本発明に拠れば、メタル又は半導体表面上に形成するそ
の他のコンタクトをマスクとして使用する自己整合型マ
スキングプロセスによって分路（シャント）が形成され
る。本発明は、最小数の付加的マスク及び製造ステップ
で高度に信頼性のある態様でスイッチング速度を増加さ
せているので、特に有利である０本発明は、又、ベース
分路を垂直バイポーラトランジスタのエミッタへ１つの
最小のライン幅よりも実質的に一層近接して位置させる
ことを可能としている。
の他のコンタクトをマスクとして使用する自己整合型マ
スキングプロセスによって分路（シャント）が形成され
る。本発明は、最小数の付加的マスク及び製造ステップ
で高度に信頼性のある態様でスイッチング速度を増加さ
せているので、特に有利である０本発明は、又、ベース
分路を垂直バイポーラトランジスタのエミッタへ１つの
最小のライン幅よりも実質的に一層近接して位置させる
ことを可能としている。
本発明は、プロセス即ち方法とその結果得られる半導体
構成体の両方を包含している。好適実施例においては、
本発明の低抵抗分路を製造する方法が１表面を持った第
１導電型の半導体物質の層内に酸化した半導体物質の絶
縁領域を形成して前記表面において前記層の第１部分を
前記層の第２部分から離隔させ、反対導電型の不純物を
前記第１部分内へ導入してその際にドープ領域を形成し
。
構成体の両方を包含している。好適実施例においては、
本発明の低抵抗分路を製造する方法が１表面を持った第
１導電型の半導体物質の層内に酸化した半導体物質の絶
縁領域を形成して前記表面において前記層の第１部分を
前記層の第２部分から離隔させ、反対導電型の不純物を
前記第１部分内へ導入してその際にドープ領域を形成し
。
前記ドープ領域への第１電気接続であって少なくとも前
記絶縁領域の一部の上方を外側へ延在する第１電気接続
を形成し、前記電気接続をマスクとして使用して前記絶
縁領域の一部を除去して前記層の前記表面を露出させ、
少なくとも前記層の前記表面上にシリサイド形成用金属
を付着させてその際に金属シリサイドの低抵抗分路を形
成する、上記各ステップを有している。
記絶縁領域の一部の上方を外側へ延在する第１電気接続
を形成し、前記電気接続をマスクとして使用して前記絶
縁領域の一部を除去して前記層の前記表面を露出させ、
少なくとも前記層の前記表面上にシリサイド形成用金属
を付着させてその際に金属シリサイドの低抵抗分路を形
成する、上記各ステップを有している。
多くの実施例において、前記層の前記第１部分はエミッ
タであり、且つ前記第２部分は外因的ベースで、一方電
気的接続としてはアルミニウムが使用される。二酸化シ
リコンをアタックするがシリコン又はアルミニウムをア
タックすることのない非等方性エツチングプロセスを使
用することによって、該アルミニウムコンタクトは二酸
化シリコンをマスクする。従って、エミッタコンタクト
の下側で且つエミッタに隣接する小さな領域を除いて二
酸化シリコンの全てを除去する。次いで、シリサイド形
成用金属の層を今や略完全に露出されている外因的ベー
ス上に付着させる。アルミニウムの溶融点より低い温度
でシリサイドを形成するニッケル又は銅等の金属を使用
することによって、該相互接続を破壊することなしにシ
リサイドを形成することが可能である。次いで、未反応
の金属を本構成体から選択的にエツチング除去する。
タであり、且つ前記第２部分は外因的ベースで、一方電
気的接続としてはアルミニウムが使用される。二酸化シ
リコンをアタックするがシリコン又はアルミニウムをア
タックすることのない非等方性エツチングプロセスを使
用することによって、該アルミニウムコンタクトは二酸
化シリコンをマスクする。従って、エミッタコンタクト
の下側で且つエミッタに隣接する小さな領域を除いて二
酸化シリコンの全てを除去する。次いで、シリサイド形
成用金属の層を今や略完全に露出されている外因的ベー
ス上に付着させる。アルミニウムの溶融点より低い温度
でシリサイドを形成するニッケル又は銅等の金属を使用
することによって、該相互接続を破壊することなしにシ
リサイドを形成することが可能である。次いで、未反応
の金属を本構成体から選択的にエツチング除去する。
本発明プロセスによって独特の構成体が得られる。好適
実施例においては、本発明に基づいて製造される半導体
構成体は、上表面を持った第１導電型半導体物質の層、
前記表面から前記層内へ延在する反対導電型の第１ドー
プ領域、前記第１領域にのみコンタクトする為に前記表
面上方に配設された前記第１領域への電気接続で前記電
気接続の突出部分が前記層の上方で前記第１領域を越え
てかつそこから離隔されて延在している端部を持ってい
る電気接続、前記電気接続の前記突出部分と前記層との
間に配設されており且つ端部を持っている第１絶縁領域
、尚前記電気接続の前記端部と前記絶縁領域の前記端部
とは一方が他方の上に整合されており、前記絶縁領域に
隣接して前記層内に延在するシリサイド領域であって前
記絶縁領域の前記端部と整合した端部を包含するシリサ
イド領域、を有している。好適実施例において、前記シ
リサイド領域の別の端部は前記層白身への付加的な電気
的接続の端部と対応している。本発明のプロセス即ち方
法の場合の如く、前記第１ドープ領域は典型的にはエミ
ッタであり、一方前記シリサイドは銅又はニッケルを有
している。
実施例においては、本発明に基づいて製造される半導体
構成体は、上表面を持った第１導電型半導体物質の層、
前記表面から前記層内へ延在する反対導電型の第１ドー
プ領域、前記第１領域にのみコンタクトする為に前記表
面上方に配設された前記第１領域への電気接続で前記電
気接続の突出部分が前記層の上方で前記第１領域を越え
てかつそこから離隔されて延在している端部を持ってい
る電気接続、前記電気接続の前記突出部分と前記層との
間に配設されており且つ端部を持っている第１絶縁領域
、尚前記電気接続の前記端部と前記絶縁領域の前記端部
とは一方が他方の上に整合されており、前記絶縁領域に
隣接して前記層内に延在するシリサイド領域であって前
記絶縁領域の前記端部と整合した端部を包含するシリサ
イド領域、を有している。好適実施例において、前記シ
リサイド領域の別の端部は前記層白身への付加的な電気
的接続の端部と対応している。本発明のプロセス即ち方
法の場合の如く、前記第１ドープ領域は典型的にはエミ
ッタであり、一方前記シリサイドは銅又はニッケルを有
している。
災見桝
第２ａ図乃至第２ｇ図は、本発明のプロセス即ち方法の
好適実施例及びその結果得られる構成体を示している。
好適実施例及びその結果得られる構成体を示している。
簡単化の為に、これらの図面の縦方向の寸法を拡大しで
ある。第２ａ図は、本発明のプロセスの開始点において
使用することの可能な１つの公知の半導体構成体の概略
断面図である。
ある。第２ａ図は、本発明のプロセスの開始点において
使用することの可能な１つの公知の半導体構成体の概略
断面図である。
第２ａ図に示した構成体は、約１−２０Ω・ｃＩＩ＋の
導電度を持ったＰ６電型シリコン基板１ｏを有している
。基板１０の表面内に、３−１０Ω・Ｃｌ１１程度の導
電度を持った高度にドープしたＮＲ電型埋設層１２が設
けられている。埋設層１２は、縦型ＮＰＮ）−ランジス
タのコレクタ領域への埋設接続を提供する。埋設層１２
の上表面上に、軽度にドープしたＮ導電型エピタキシャ
ル層１５を公知の半導体製造技術を使用して付着形成さ
せる。エピタキシャル層１５はＱ、５−３．０Ω・ｃｍ
程度の導電度を持っている０Ｍ１５の上表面全体に渡っ
て、１５０−５００人程変色厚さに二酸化シリコンの比
較的薄い層１８を標準の技術を使用して成長させる。精
密な導電度、厚さ等の選択は、完成した装置が適用され
る使用態様に依存する。
導電度を持ったＰ６電型シリコン基板１ｏを有している
。基板１０の表面内に、３−１０Ω・Ｃｌ１１程度の導
電度を持った高度にドープしたＮＲ電型埋設層１２が設
けられている。埋設層１２は、縦型ＮＰＮ）−ランジス
タのコレクタ領域への埋設接続を提供する。埋設層１２
の上表面上に、軽度にドープしたＮ導電型エピタキシャ
ル層１５を公知の半導体製造技術を使用して付着形成さ
せる。エピタキシャル層１５はＱ、５−３．０Ω・ｃｍ
程度の導電度を持っている０Ｍ１５の上表面全体に渡っ
て、１５０−５００人程変色厚さに二酸化シリコンの比
較的薄い層１８を標準の技術を使用して成長させる。精
密な導電度、厚さ等の選択は、完成した装置が適用され
る使用態様に依存する。
二酸化シリコン層１８の上表面上に、好適にはＣＶＤを
使用して、窒化シリコン層２０を付着形成する。窒化物
層２０は、典型的に、１，０００−２，０００人の厚さ
である。公知の半導体ホトリソグラフィ製造技術及びエ
ッチャントを使用して、酸化物及び窒化物層１８及び２
０をパターン形成して、絶縁層を所望する全ての個所に
おいて下側に存在するエピタキシャル層１５の領域を露
出させる０次いで、公知の技術を使用して、本構成体を
酸化して酸化分離領域２２を形成する。所望により、シ
リコンエッチ及びチャンネルストップを該酸化の前に実
施することが可能である。
使用して、窒化シリコン層２０を付着形成する。窒化物
層２０は、典型的に、１，０００−２，０００人の厚さ
である。公知の半導体ホトリソグラフィ製造技術及びエ
ッチャントを使用して、酸化物及び窒化物層１８及び２
０をパターン形成して、絶縁層を所望する全ての個所に
おいて下側に存在するエピタキシャル層１５の領域を露
出させる０次いで、公知の技術を使用して、本構成体を
酸化して酸化分離領域２２を形成する。所望により、シ
リコンエッチ及びチャンネルストップを該酸化の前に実
施することが可能である。
好適実施例において、二酸化シリコン分離部２２は１図
示したエピタキシャル層１５の部分の周りに、該エピタ
キシャル層を介して環状に延在し、その際に分離ポケッ
トを形成し、そのポケット内に能動的及び／又は受動的
回路部品を形成することが可能である１図面中に示して
いない断面において、典型的に同一のシリコン島状部内
においてであるが、コンタクトを形成して下方向へ延在
して埋設層１２と接続し、その際に究極的にバイポーラ
トランジスタのコレクタとなる層１５の下側部分への埋
設接続部（埋設層を介して）１２を与える。上述したプ
ロセスは上掲のＰｅ１ｔｚｅｒ特許に更に詳細に説明さ
れている。明らかな如く、その他の分離プロセスを使用
することも可能である。
示したエピタキシャル層１５の部分の周りに、該エピタ
キシャル層を介して環状に延在し、その際に分離ポケッ
トを形成し、そのポケット内に能動的及び／又は受動的
回路部品を形成することが可能である１図面中に示して
いない断面において、典型的に同一のシリコン島状部内
においてであるが、コンタクトを形成して下方向へ延在
して埋設層１２と接続し、その際に究極的にバイポーラ
トランジスタのコレクタとなる層１５の下側部分への埋
設接続部（埋設層を介して）１２を与える。上述したプ
ロセスは上掲のＰｅ１ｔｚｅｒ特許に更に詳細に説明さ
れている。明らかな如く、その他の分離プロセスを使用
することも可能である。
第２ｂ図はその後の概略断面図である。第２ａ図に示し
たプロセスに続いて、層１８及び２ｏをパターン化させ
て、ＷＪ１５の部分２５ａ及び２５ｂの上表面を露出さ
せ、その際に、例えば、ウォールド即ち壁型エミッタ□
構造の為に付加的な酸化シリコンが所望される。このこ
とは、公知のホトリソグラフィ技術に続いて適宜の物質
をアタックするウェット又はドライエッチを使用するこ
とによって達成することが可能である。
たプロセスに続いて、層１８及び２ｏをパターン化させ
て、ＷＪ１５の部分２５ａ及び２５ｂの上表面を露出さ
せ、その際に、例えば、ウォールド即ち壁型エミッタ□
構造の為に付加的な酸化シリコンが所望される。このこ
とは、公知のホトリソグラフィ技術に続いて適宜の物質
をアタックするウェット又はドライエッチを使用するこ
とによって達成することが可能である。
次に第２ｃ図に示した如く、本構成体を酸化して二酸化
シリコン領域２７を形成する。典型的には環状の領域２
７は１層１５の表面の一部２８を、取り囲むか、又は層
１５のその他の部分から分離させる。残部の二酸化シリ
コン１８及び窒化シリコン２０を従来技術のエッチャン
トを使用して本構成体から除去する。次いで、ホトレジ
スト３２の層を付着させ、且つ画定して、Ｎ型不純物で
ドープしたコレクタシンク（不図示）を露出させる。
シリコン領域２７を形成する。典型的には環状の領域２
７は１層１５の表面の一部２８を、取り囲むか、又は層
１５のその他の部分から分離させる。残部の二酸化シリ
コン１８及び窒化シリコン２０を従来技術のエッチャン
トを使用して本構成体から除去する。次いで、ホトレジ
スト３２の層を付着させ、且つ画定して、Ｎ型不純物で
ドープしたコレクタシンク（不図示）を露出させる。
該ホトレジストを剥離し且つトランジスタのベース領域
となる層１５の選択した部分を露出する新たな層（不図
示）を付着形成する。このマスクを使用して、ベース領
域２４をエピタキシャル層１５の上表面内に注入する。
となる層１５の選択した部分を露出する新たな層（不図
示）を付着形成する。このマスクを使用して、ベース領
域２４をエピタキシャル層１５の上表面内に注入する。
好適実施例において、ベース領域２４をボロンイオンを
本構成体内に注入させることによって形成する。
本構成体内に注入させることによって形成する。
第２ｃ図に示した如く、該マスクを除去し、且つ別のホ
トレジストマスク３２を構成させる。例えば砒素である
適宜のＮ導電型不純物を導入させてウォールドエミッタ
領域３４（第２ｄ図参照）を形成する。好適実施例にお
いて、エミッタ３４はＩ Ｘ １０”原子数／ｃｃの濃
度ヘドープされる。
トレジストマスク３２を構成させる。例えば砒素である
適宜のＮ導電型不純物を導入させてウォールドエミッタ
領域３４（第２ｄ図参照）を形成する。好適実施例にお
いて、エミッタ３４はＩ Ｘ １０”原子数／ｃｃの濃
度ヘドープされる。
次いで、第２ｄ図に示した如く、電気的に導電性の物質
からなる層３６を本構成体上に付着形成し、且つベース
３６及びエミッタ３９コンタクトへ画定させる。重要な
ことであるが１層３９の端部４０は、エミッタ３４の端
部を越えて二酸化シリコン領ｖＡ２７上に延在している
。これは、本構成体の元のレイアウトの結果である。
からなる層３６を本構成体上に付着形成し、且つベース
３６及びエミッタ３９コンタクトへ画定させる。重要な
ことであるが１層３９の端部４０は、エミッタ３４の端
部を越えて二酸化シリコン領ｖＡ２７上に延在している
。これは、本構成体の元のレイアウトの結果である。
好適実施例において、コンタクト３６及び３９は５，０
００−１０，０００人の程度のアルミニウムである。典
型的に、該アルミニウムは、少量の銅を有しており、エ
レクトロマイグレーションを最小とさせており、且つコ
ンタクト付着の時に該アルミニウム内への基板シリコン
の溶解を最小とさせる為にシリコンを有している。本発
明の別の実施例において、コンタクト３６及び３９は、
十分に導電性とさせる為に、付着の期間中又は付着の後
に、適宜の不純物でドープされた多結晶シリコンを有し
ている。
００−１０，０００人の程度のアルミニウムである。典
型的に、該アルミニウムは、少量の銅を有しており、エ
レクトロマイグレーションを最小とさせており、且つコ
ンタクト付着の時に該アルミニウム内への基板シリコン
の溶解を最小とさせる為にシリコンを有している。本発
明の別の実施例において、コンタクト３６及び３９は、
十分に導電性とさせる為に、付着の期間中又は付着の後
に、適宜の不純物でドープされた多結晶シリコンを有し
ている。
導電性層をパターン化してコンタクト３６及び３９を画
定した後、ホトレジストの付加的な層４３を本構成体全
体に付着形成させ、且つ第２ｄ図に示した如くに画定さ
せる。ホトレジスト４３は。
定した後、ホトレジストの付加的な層４３を本構成体全
体に付着形成させ、且つ第２ｄ図に示した如くに画定さ
せる。ホトレジスト４３は。
そうでなければ半導体構成体の露出されている領域を爾
後の処理ステップから保護する。
後の処理ステップから保護する。
第２ｅ図は本プロセスの次の段階を図示している。電気
的に導電性の領域３６及び３９をマスクとして使用して
、二酸化シリコン領域２７の露出部分を本構成体の表面
からエッチする。好適実施例において、このことは、重
版されている弗素をベースとしたプラズマを使用するこ
とによって達成される。該プラズマはアルミニウム、シ
リコン、又はホトレジストをアタックすることはないが
。
的に導電性の領域３６及び３９をマスクとして使用して
、二酸化シリコン領域２７の露出部分を本構成体の表面
からエッチする。好適実施例において、このことは、重
版されている弗素をベースとしたプラズマを使用するこ
とによって達成される。該プラズマはアルミニウム、シ
リコン、又はホトレジストをアタックすることはないが
。
二酸化シリコンをアタックする。該二酸化シリコンは十
分な期間（厚さに応じて）に渡ってエッチされて、領域
２７を介して完全にエッチし、ベース領域２４の下側に
存在する部分を露出させる。
分な期間（厚さに応じて）に渡ってエッチされて、領域
２７を介して完全にエッチし、ベース領域２４の下側に
存在する部分を露出させる。
この様に、領域４５内の全ての二酸化シリコンを除去し
、接続部３９及び３６の端部４０及び４６は、エッチさ
れるべき領域の幅を画定する。エツチングの後に、本構
成体は第２ｅ図に示した如くに表れ、即ち接続部３９の
突出部分はエミッタ３４の端部を越えて延在し、しかし
小さな残存する二酸化シリコン領域２７によってベース
領域２４から分離されている。
、接続部３９及び３６の端部４０及び４６は、エッチさ
れるべき領域の幅を画定する。エツチングの後に、本構
成体は第２ｅ図に示した如くに表れ、即ち接続部３９の
突出部分はエミッタ３４の端部を越えて延在し、しかし
小さな残存する二酸化シリコン領域２７によってベース
領域２４から分離されている。
第２ｆ図は１本プロセスの次のステップを示している。
シリサイド形成用金属を、外因的ベース２４の新たに露
出された上表面を包含する本構成体の全上表面に渡って
付着形成させる６次いで、本構成体を、該金属が下側に
存在するシリコンと反応して金属シリサイド領域５０を
形成するのに十分な温度へ加熱する。重要なことである
が、好適実施例においては、既にその場所に存在するア
ルミニウム相互接続３６及び３９を溶融させることのな
い十分に低い温度でシリサイドを形成するニッケル又は
銅の如き金属を使用する。シリサイドが形成されると、
アルミニウム３６又は３９上に残存するか、又は領域２
７の側部の上に残存する未反応の金属を、例えばニッケ
ル又は銅の場合には希釈硝酸の如き適宜のエッチャント
で剥難させることが可能である。ポリシリコンコンタク
トをアルミニウムの代わりに使用する場合、シリサイド
形成用の適宜の金属は、プラチナ、パラジウム、チタン
、タングステン、その他の金属等を包含する。
出された上表面を包含する本構成体の全上表面に渡って
付着形成させる６次いで、本構成体を、該金属が下側に
存在するシリコンと反応して金属シリサイド領域５０を
形成するのに十分な温度へ加熱する。重要なことである
が、好適実施例においては、既にその場所に存在するア
ルミニウム相互接続３６及び３９を溶融させることのな
い十分に低い温度でシリサイドを形成するニッケル又は
銅の如き金属を使用する。シリサイドが形成されると、
アルミニウム３６又は３９上に残存するか、又は領域２
７の側部の上に残存する未反応の金属を、例えばニッケ
ル又は銅の場合には希釈硝酸の如き適宜のエッチャント
で剥難させることが可能である。ポリシリコンコンタク
トをアルミニウムの代わりに使用する場合、シリサイド
形成用の適宜の金属は、プラチナ、パラジウム、チタン
、タングステン、その他の金属等を包含する。
接続部３６及び３９がポリシリコンである実施例におい
ては、付着させた金属が該ポリシリコンと反応して、接
続部３６及び３９の上表面上に金属シリサイドの領域を
形成し、その際にその抵抗を減少させる。前述した如く
、二酸化シリコン２７又は図面中に示していないその他
の領域の上に付着させた金属の全てを適宜のエッチャン
トを使用して除去する。
ては、付着させた金属が該ポリシリコンと反応して、接
続部３６及び３９の上表面上に金属シリサイドの領域を
形成し、その際にその抵抗を減少させる。前述した如く
、二酸化シリコン２７又は図面中に示していないその他
の領域の上に付着させた金属の全てを適宜のエッチャン
トを使用して除去する。
上に説明した本方法の結果は、第２ｆ図に示した構成体
が形成される。図示した如く、低抵抗金属シリサイド分
路５０は、ベースコンタクト３６からエミッタ３４へ向
かって延在している。分路５０は、エミッタ３４の非常
に短い距離５３内に延在し、その際に実質的に外因的ベ
ース抵抗を最小としている。距離５３は、二酸化シリコ
ン２７が酸化物１８及び窒化物２０によって形成される
マスクの下側をエンクローチ即ち侵食する程度によって
、エミッタ３４がその侵食部の先端の下側及びそれを越
えて拡散する程度によって、更に酸化物上方のコンタク
トメタルの設計されたオーバーラツプによって決定され
る。
が形成される。図示した如く、低抵抗金属シリサイド分
路５０は、ベースコンタクト３６からエミッタ３４へ向
かって延在している。分路５０は、エミッタ３４の非常
に短い距離５３内に延在し、その際に実質的に外因的ベ
ース抵抗を最小としている。距離５３は、二酸化シリコ
ン２７が酸化物１８及び窒化物２０によって形成される
マスクの下側をエンクローチ即ち侵食する程度によって
、エミッタ３４がその侵食部の先端の下側及びそれを越
えて拡散する程度によって、更に酸化物上方のコンタク
トメタルの設計されたオーバーラツプによって決定され
る。
第２ｇ図は、第２ｆ図に示した構成体の上平面図である
。エミッタコンタクト３９はエミッタ３４の上側に存在
し且つエミッタ３４の周辺部を越えて延在して示しであ
る。更に、ベース分路５０及びベースコンタクト３４も
示しである。このベース分路の特定の利点は、第１ｂ図
と第２ｇ図とを比較することによって理解することが可
能である。外因的ベースの寸法Ｂは実質的に減少されて
いる。ベースコンタクト３６とエミッタ３４の端部との
間の距離Ｂ十Ｇの殆どは今やシリサイド分路５０によっ
て占有されている。シリサイド分路５０の固有抵抗は１
−２０Ω／口程度であり、外因的ベースの固有抵抗が２
００−２，０００Ω／口程度であるのと対照的である。
。エミッタコンタクト３９はエミッタ３４の上側に存在
し且つエミッタ３４の周辺部を越えて延在して示しであ
る。更に、ベース分路５０及びベースコンタクト３４も
示しである。このベース分路の特定の利点は、第１ｂ図
と第２ｇ図とを比較することによって理解することが可
能である。外因的ベースの寸法Ｂは実質的に減少されて
いる。ベースコンタクト３６とエミッタ３４の端部との
間の距離Ｂ十Ｇの殆どは今やシリサイド分路５０によっ
て占有されている。シリサイド分路５０の固有抵抗は１
−２０Ω／口程度であり、外因的ベースの固有抵抗が２
００−２，０００Ω／口程度であるのと対照的である。
この外因的ベースの抵抗における実質的な減少は、この
シリサイド分路を具備しないトランジスタよりも、−層
高速でスイッチ動作することを可能としている。
シリサイド分路を具備しないトランジスタよりも、−層
高速でスイッチ動作することを可能としている。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第１ａ図は従来技術の半導体構成体の概略断面図、第１
ｂ図は該構成体の高外因的ベース抵抗を例示する第１ａ
図の構成の概略平面図、第２ａ図乃至第２ｇ図は本発明
方法の好適実施例を示すものであって、第２ａ図は酸化
分離領域を形成した後の半導体構成体の概略断面図、第
２ｂ図は酸化物及び窒化物マスク層を画定した後の状態
を示した概略断面図、第２Ｃ図はエピタキシャル層の付
加的酸化及びマスク形成の後の状態を示した概略断面図
、第２ｄ図はエミッタとベース及びエミッタへの電気的
コンタクトの形成及び別のマスクを形成した後の状態を
示した概略断面図、第２ｅ図は下側に存在するｆａｎを
エッチする為のマスクとしてメタルコンタクトを使用す
る後の状態を示した概略断面図、第２ｆ図はシリサイド
ベース分路・ を形成した後の状態を示した概略断面図
、第２ｇ図は第２ｆ図に示した構造の概略平面図、であ
る。 （符号の説明） １０；基板 １２：埋設層 １５：エピタキシャル層 １８二二酸化シリコン層 ２０：窒化シリコン層 ２２：二酸化シリコン分離 ２４：ベース領域 ２７：二酸化シリコン領域 ３２：ホトレジストマスク ３４：エミッタ領域 ３６．３９：コンタクト ４０：端部 特許出願人 フェアチャイルド セミコンダクタ
コーポレーショ ＦＩＧ、−１α ＦＩＧＪｂ。 一一一“５−一 −一一一一一５ＦＩＬ２
う
ｂ図は該構成体の高外因的ベース抵抗を例示する第１ａ
図の構成の概略平面図、第２ａ図乃至第２ｇ図は本発明
方法の好適実施例を示すものであって、第２ａ図は酸化
分離領域を形成した後の半導体構成体の概略断面図、第
２ｂ図は酸化物及び窒化物マスク層を画定した後の状態
を示した概略断面図、第２Ｃ図はエピタキシャル層の付
加的酸化及びマスク形成の後の状態を示した概略断面図
、第２ｄ図はエミッタとベース及びエミッタへの電気的
コンタクトの形成及び別のマスクを形成した後の状態を
示した概略断面図、第２ｅ図は下側に存在するｆａｎを
エッチする為のマスクとしてメタルコンタクトを使用す
る後の状態を示した概略断面図、第２ｆ図はシリサイド
ベース分路・ を形成した後の状態を示した概略断面図
、第２ｇ図は第２ｆ図に示した構造の概略平面図、であ
る。 （符号の説明） １０；基板 １２：埋設層 １５：エピタキシャル層 １８二二酸化シリコン層 ２０：窒化シリコン層 ２２：二酸化シリコン分離 ２４：ベース領域 ２７：二酸化シリコン領域 ３２：ホトレジストマスク ３４：エミッタ領域 ３６．３９：コンタクト ４０：端部 特許出願人 フェアチャイルド セミコンダクタ
コーポレーショ ＦＩＧ、−１α ＦＩＧＪｂ。 一一一“５−一 −一一一一一５ＦＩＬ２
う
Claims (1)
- 【特許請求の範囲】 １、半導体構成体用の低抵抗分路を製造する方法におい
て、表面を持った第１導電型シリコン半導体物質の層内
に酸化した半導体物質からなる絶縁領域を形成して前記
表面において前記層の第１部分を第２部分から分離させ
、前記第１部分内に反対の導電型の不純物を導入してそ
の際に第１領域を形成し、前記第１領域への第１電気接
続であって少なくとも前記絶縁領域の一部の上方を延在
する第１電気接続を形成し、前記前記接続をマスクとし
て使用して前記絶縁領域の一部を除去して前記層の前記
表面を露出させ、前記層の少なくとも前記表面上にシリ
サイド形成用メタルを付着させて金属シリサイドの低抵
抗分路を形成する、上記各ステップを有することを特徴
とする方法。 ２、特許請求の範囲第１項において、第１導電型半導体
物質の前記層への第２電気接続を形成し、前記第２電気
接続が前記第１電気接続から離隔されていることを特徴
とする方法。 ３、特許請求の範囲第２項において、前記第１電気接続
をマスクとして使用するステップにおいて、前記第２電
気接続もマスクとして使用することを特徴とする方法。 ４、特許請求の範囲第１項において、前記第１電気接続
がアルミニウムを包含していることを特徴とする方法。 ５、特許請求の範囲第４項において、前記シリサイド形
成用金属が銅を有していることを特徴とする方法。 ６、特許請求の範囲第４項において、前記シリサイド形
成用金属がニッケルを有していることを特徴とする方法
。 ７、特許請求の範囲第１項において、前記第１電気接続
が多結晶シリコンを有していることを特徴とする方法。 ８、特許請求の範囲第１項において、前記絶縁領域の一
部を除去するステップにおいて、弗素を含有するプラズ
マで前記絶縁領域をエッチングすることを特徴とする方
法。 ９、特許請求の範囲第１項において、前記反対導電型の
不純物がＮ導電型を有しており、且つ前記ドープした領
域がトランジスタのエミッタを有していることを特徴と
する方法。１０、特許請求の範囲第１項において、前記
付着するステップに続いて、前記半導体構成体を加熱し
て前記シリサイド形成用金属を前記層と反応させるステ
ップを実施することを特徴とする方法。 １１、特許請求の範囲第１０項において、前記第１電気
接続が溶融点を持っており且つ前記構成体を前記第１電
気接続の前記溶融点より低い温度へ加熱させることを特
徴とする方法。 １２、特許請求の範囲第１１項において、前記構成体か
ら前記シリコン層と反応しない前記シリサイド形成用金
属の全てを除去することを特徴とする方法。 １３、特許請求の範囲第１２項において、前記シリサイ
ド形成用金属がニッケルを有しており、且つ前記除去す
るステップが希釈硝酸でエッチングすることを包含する
ことを特徴とする方法。 １４、垂直バイポーラトランジスタ用の低抵抗シリサイ
ド分布を製造する方法において、上表面を持ったＰ型シ
リコン半導体物質の層内に酸化シリコンの絶縁領域を形
成して前記層の表面においてエミッタ領域をベース領域
から分難させ、前記エミッタ領域内にＮ導電型不純物を
導入してその際にエミッタを形成し、前記エミッタへの
アルミニウム接続であって少なくとも前記酸化シリコン
の一部の上方を延在するアルミニウム接続を形成し、前
記アルミニウム接続をマスクとして使用して前記酸化シ
リコンをプラズマエッチングして前記アルミニウム接続
によって保護されている個所を除いて前記シリコン層の
前記表面を露出させ、銅及びニッケルのグループから選
択される金属を前記シリコン全体に付着させ、前記金属
をアルミニウムの溶融点より下の温度へ加熱してその際
に前記低抵抗シリサイド分路を形成し、前記半導体構成
体上に未反応で残存する前記シリサイド形成用金属の全
てを除去する、上記各ステップを有することを特徴とす
る方法。 １５、上表面を持った第１導電型シリコン半導体物質の
層が設けられており、前記表面から前記層内へ延在する
反対導電型の第１領域が設けられており、前記第１領域
のみにコンタクトする為に前記表面上方に配設されてい
る前記第１領域への第１電気接続が設けられており、前
記第１電気接続の突出部分は前記層上の前記第１領域を
越えて且つそこから分離されて延在する端部を持ってお
り、前記電気接続の前記突出部分と前記層との間に配設
されており且つ端部を持った第１絶縁領域が設けられて
おり、前記電気接続の前記端部と前記絶縁領域の前記端
部とは一方が他方の上方に整合しており、前記絶縁領域
に隣接して前記層内に延在するシリサイド領域が設けら
れており、前記シリサイド領域も前記絶縁領域の前記端
部と整合する端部を具備していることを特徴とする半導
体構成体。 １６、特許請求の範囲第１５項において、前記第１導電
型半導体物質の前記層の前記表面上方に配設されており
且つ前記シリサイド領域によって前記絶縁領域の前記端
部から分離されている第２電気接続が設けられているこ
とを特徴とする半導体構成体。 １７、特許請求の範囲第１６項において、前記第１及び
第２電気接続の各々がアルミニウムを有していることを
特徴とする半導体構成体。 １８、特許請求の範囲第１６項において、前記第１及び
第２電気接続の各々が多結晶シリコンを有することを特
徴とする半導体構成体。 １９、特許請求の範囲第１５項において、前記第１領域
がバイポーラトランジスタのエミッタを有しており、且
つ前記第１導電型の層がバイポーラトランジスタのベー
スを有していることを特徴とする半導体構成体。 ２０、特許請求の範囲第１５項において、前記シリサイ
ド領域がニッケルシリサイドを有していることを特徴と
する半導体構成体。 ２１、特許請求の範囲第１５項において、前記シリサイ
ド領域が銅シリサイドを有していることを特徴とする半
導体構成体。 ２２、特許請求の範囲第２０項において、前記第１絶縁
領域が二酸化シリコンを有していることを特徴とする半
導体構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90635086A | 1986-09-11 | 1986-09-11 | |
| US906,350 | 1986-09-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114261A true JPS63114261A (ja) | 1988-05-19 |
Family
ID=25422295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22543087A Pending JPS63114261A (ja) | 1986-09-11 | 1987-09-10 | トランジスタ用の自己整合型ベース分路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0264309B1 (ja) |
| JP (1) | JPS63114261A (ja) |
| DE (1) | DE3772507D1 (ja) |
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| JPS60207375A (ja) * | 1984-03-30 | 1985-10-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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1987
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- 1987-09-11 DE DE8787402029T patent/DE3772507D1/de not_active Expired - Fee Related
- 1987-09-11 EP EP19870402029 patent/EP0264309B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0264309A1 (en) | 1988-04-20 |
| DE3772507D1 (de) | 1991-10-02 |
| EP0264309B1 (en) | 1991-08-28 |
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