JPS58106865A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS58106865A JPS58106865A JP20452081A JP20452081A JPS58106865A JP S58106865 A JPS58106865 A JP S58106865A JP 20452081 A JP20452081 A JP 20452081A JP 20452081 A JP20452081 A JP 20452081A JP S58106865 A JPS58106865 A JP S58106865A
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、高周波トランジスタや電界効果型トランジ
スタ（以下ＦＩＴという）のような半導体素子の製造方
（ロ）によって説明する。まず、第１図（ａ）に示すよ
うに、半導体基板１１上に形成した２酸化シリコン１［
１２上選択除去し、こ０２酸化シリコン膜１２ｔ−マス
クとする不純物の拡散などに１って第２導伝層１ａｆ形
成する０次に、第１図（ロ）に示すように、！酸化シリ
コンｌ［１２を除去し、不純物のイオン注入または拡散
によって半導体基板１１内に第１導伝層を兼ねえ第１１
１１１作層ｌｂを形成する。
スタ（以下ＦＩＴという）のような半導体素子の製造方
（ロ）によって説明する。まず、第１図（ａ）に示すよ
うに、半導体基板１１上に形成した２酸化シリコン１［
１２上選択除去し、こ０２酸化シリコン膜１２ｔ−マス
クとする不純物の拡散などに１って第２導伝層１ａｆ形
成する０次に、第１図（ロ）に示すように、！酸化シリ
コンｌ［１２を除去し、不純物のイオン注入または拡散
によって半導体基板１１内に第１導伝層を兼ねえ第１１
１１１作層ｌｂを形成する。
その後、第１図（ｃ）に示すように、第１動作層１ｂの
２酸化シリコン膜１２にホトリソグラフィ（以下ホトリ
ソという）法によって窓１３ｔ−あけ、この窓１３から
不純物をイオン注入または拡散して第２動作層ｌｅｔ形
成する。その後、第２導伝層ｌａ上のシリ＝ｙｌｌ化１
［１２Ｋｓｙタクト用窓１４をあけ、窓１３．１４部に
電１１１５１それぞれ形層を形成するための窓をホトリ
ソ工程のマスク合せによって形成しているので、第２導
伝層との箱対位置が不均一とな）、ｔた第１導伝層お１
び第１動作層を同時に形成しているので、第１動作層の
不純物濃度を下けると同時に第１導伝層の不純物濃度も
下がり、ペース抵抗ｒｂｂ’が増加し、さらに第２動作
ｊ１１を不純物のイオン注入または拡散によって形成し
ているが、熱処理後に第２動作層がマスク寸法工す大き
くなシ、ペース抵抗’ｂｂ−が増加する欠点があった。
２酸化シリコン膜１２にホトリソグラフィ（以下ホトリ
ソという）法によって窓１３ｔ−あけ、この窓１３から
不純物をイオン注入または拡散して第２動作層ｌｅｔ形
成する。その後、第２導伝層ｌａ上のシリ＝ｙｌｌ化１
［１２Ｋｓｙタクト用窓１４をあけ、窓１３．１４部に
電１１１５１それぞれ形層を形成するための窓をホトリ
ソ工程のマスク合せによって形成しているので、第２導
伝層との箱対位置が不均一とな）、ｔた第１導伝層お１
び第１動作層を同時に形成しているので、第１動作層の
不純物濃度を下けると同時に第１導伝層の不純物濃度も
下がり、ペース抵抗ｒｂｂ’が増加し、さらに第２動作
ｊ１１を不純物のイオン注入または拡散によって形成し
ているが、熱処理後に第２動作層がマスク寸法工す大き
くなシ、ペース抵抗’ｂｂ−が増加する欠点があった。
この発明は、第２動作層と第２導伝層の相対位ｔ【均一
化し、また第！動作層と第１導伝層の形成を別々に行な
って、第１導伝層のペース抵抗’ｂｂ’を増加させずに
第１動作層の不純物濃１ｔ−下げ。
化し、また第！動作層と第１導伝層の形成を別々に行な
って、第１導伝層のペース抵抗’ｂｂ’を増加させずに
第１動作層の不純物濃１ｔ−下げ。
さらにｔＸ２動作層をマスク寸法工ｐ細くすることがで
きるようにし、前述した従来の製造方法の欠点を除去し
て、ペース抵抗の大幅な低減と、動作の均一化が可能な
半導体素子が得られるその製造方法を提供することを目
的としている。
きるようにし、前述した従来の製造方法の欠点を除去し
て、ペース抵抗の大幅な低減と、動作の均一化が可能な
半導体素子が得られるその製造方法を提供することを目
的としている。
以下、こＯ発明の一実施例にっき嬉２図（ａ）ないしく
ｆａｔ−参照して説明する。
ｆａｔ−参照して説明する。
まず、第２図（暑）に示すようＫ、半導体基板２１上に
、不純物【添加することに１つて導伝層となる［１層２
２にエピタキシャル（ＣＶＤ）法による多結晶シリコン
で形成し、第１層２２上に半導体基板の酸化時にマスク
となる第２層２３ ［−ＣＶＤ法によるシリコン窒化膜
で形成する０次に、第２図（ｂ）Ｋ：示すように、第２
層２３上に設けたレジスト２４をホトリソ法で選択的に
除去し、このレジス）２４ｔ″Ｖスクとして嬉１層２・
２、第２層２８を選択的に複数個所で除去する０次に、
第２Ｉ！３（ｃ）に示すように、鮪１層２２．第２層２
３ｔ−除去した部分から不純物のイオン注入または拡散
に１って半導体基板２１円に第１導伝層２ａ會形成した
ｖｋ、半導体基板２１Ｄ全表面から不純物のイオン注入
を行なって第制動作層ｇｂｔ−形成し、さらに第２層２
３ｔ−マスクとして半導体基板２１に選択酸化を行ない
２酸化シリコン膜２７ｔ−半導体基板２１０表面部に形
成する。なお、この工程の適時にレジス）２４ｔ−除去
する。次に、第２図（ｄ）に示すよう罠、一部の個所の
第２層２３を除去して第２導伝層形成窓２５Ｙｒ形成し
、第２導伝層形成窓２５から不純物のイオン注入または
拡散によって第２導伝層２ｃｆ半導体基板２１円に形成
する。
、不純物【添加することに１つて導伝層となる［１層２
２にエピタキシャル（ＣＶＤ）法による多結晶シリコン
で形成し、第１層２２上に半導体基板の酸化時にマスク
となる第２層２３ ［−ＣＶＤ法によるシリコン窒化膜
で形成する０次に、第２図（ｂ）Ｋ：示すように、第２
層２３上に設けたレジスト２４をホトリソ法で選択的に
除去し、このレジス）２４ｔ″Ｖスクとして嬉１層２・
２、第２層２８を選択的に複数個所で除去する０次に、
第２Ｉ！３（ｃ）に示すように、鮪１層２２．第２層２
３ｔ−除去した部分から不純物のイオン注入または拡散
に１って半導体基板２１円に第１導伝層２ａ會形成した
ｖｋ、半導体基板２１Ｄ全表面から不純物のイオン注入
を行なって第制動作層ｇｂｔ−形成し、さらに第２層２
３ｔ−マスクとして半導体基板２１に選択酸化を行ない
２酸化シリコン膜２７ｔ−半導体基板２１０表面部に形
成する。なお、この工程の適時にレジス）２４ｔ−除去
する。次に、第２図（ｄ）に示すよう罠、一部の個所の
第２層２３を除去して第２導伝層形成窓２５Ｙｒ形成し
、第２導伝層形成窓２５から不純物のイオン注入または
拡散によって第２導伝層２ｃｆ半導体基板２１円に形成
する。
次に、第２図（ｅ）に示すように、残され九他の個所の
第２層２３′ｆ：除去して第２動作層形成窓２６ｔ−形
成し、第２動作層形成窓２６から不純物のイオン注入ま
たは拡散に工って第２製作層２ｄｔ−形成する。さらに
、第２図（ｆ’）Ｋ示すように、前記内窓２５．２６１
Ｓｔ−包含する工うに金属電極２８ｔ−ホトリソ法によ
ってそれぞれ形成する。
第２層２３′ｆ：除去して第２動作層形成窓２６ｔ−形
成し、第２動作層形成窓２６から不純物のイオン注入ま
たは拡散に工って第２製作層２ｄｔ−形成する。さらに
、第２図（ｆ’）Ｋ示すように、前記内窓２５．２６１
Ｓｔ−包含する工うに金属電極２８ｔ−ホトリソ法によ
ってそれぞれ形成する。
前述した１うに、この実施例で＃ｉ、第２導伝層２Ｃ１
第２動作層２ｄはこれらの形成窓２５．２６が第２図（
ロ）のレジスト２４の位置によって決められる。すなわ
ち１枚のホトリソマスクに１って決められるために、第
２導伝層２ｃ、第２動作層２ｄの相対位置の均−性社マ
スクの製作精度で決足され、製造されたトランジスタの
均一動作が期待できる。また、第１導伝層２ａと第１１
１１１作層２ｂの形成は別々に行なわれる九め、第・１
導伝層２ａの抵抗が第１製作層２ｂの不純物濃度に関係
なく。
第２動作層２ｄはこれらの形成窓２５．２６が第２図（
ロ）のレジスト２４の位置によって決められる。すなわ
ち１枚のホトリソマスクに１って決められるために、第
２導伝層２ｃ、第２動作層２ｄの相対位置の均−性社マ
スクの製作精度で決足され、製造されたトランジスタの
均一動作が期待できる。また、第１導伝層２ａと第１１
１１１作層２ｂの形成は別々に行なわれる九め、第・１
導伝層２ａの抵抗が第１製作層２ｂの不純物濃度に関係
なく。
−足にすることができ、第１動作層の不純物＃に度を下
げ、電流増幅率ｈｆｅ 、および、遮断周波数ｆｔを高
くするトランジスタに対して有効である。さらに、第２
動作層２ｄの幅は、マスク上第２図℃）のレジスト２４
であるが、第２層２３をマスクとし九選択酸化（行なっ
ているため、２陵化シリコン膜が岸い＃１ど細（なり、
かつ第１＆０作Ｎｌ２ｂと第２動作層２ｄの界面は２酸
化シリコン膜に囲まれ九部分に形成されるため、従来の
製造方法のような不純物の拡散による拡が夛がなく、第
２動作層の直下の第１動作層内の抵抗が低く、第２製作
層と第１製作層間の容量が小さく、高い遮断周波数ｆｔ
が期待できる。
げ、電流増幅率ｈｆｅ 、および、遮断周波数ｆｔを高
くするトランジスタに対して有効である。さらに、第２
動作層２ｄの幅は、マスク上第２図℃）のレジスト２４
であるが、第２層２３をマスクとし九選択酸化（行なっ
ているため、２陵化シリコン膜が岸い＃１ど細（なり、
かつ第１＆０作Ｎｌ２ｂと第２動作層２ｄの界面は２酸
化シリコン膜に囲まれ九部分に形成されるため、従来の
製造方法のような不純物の拡散による拡が夛がなく、第
２動作層の直下の第１動作層内の抵抗が低く、第２製作
層と第１製作層間の容量が小さく、高い遮断周波数ｆｔ
が期待できる。
以上説明し九ように、この発明による半導体素子の製造
方法は、半導体基板上に不純物の添加に１９容易に導伝
層となる第１層と、半導体基板の酸化＃にマスタとなる
ｇ２層を順次形成し、ホトリソ法で前記第１層お工び第
２層を選択的に除去し、これらが除去され九部分から不
純物のイオン注入または拡散して第１導伝層を形成し、
半導体基板の全面に不純物をイオン注入して第１動作層
を形成し、第２層をマスクとして半導体基板を熱酸化し
、その後、一部の第２層全除去して第２導伝層窓を形成
し、第２導伝層形成窓から不純物をイオン注入または拡
散法して第２導伝層を形成し。
方法は、半導体基板上に不純物の添加に１９容易に導伝
層となる第１層と、半導体基板の酸化＃にマスタとなる
ｇ２層を順次形成し、ホトリソ法で前記第１層お工び第
２層を選択的に除去し、これらが除去され九部分から不
純物のイオン注入または拡散して第１導伝層を形成し、
半導体基板の全面に不純物をイオン注入して第１動作層
を形成し、第２層をマスクとして半導体基板を熱酸化し
、その後、一部の第２層全除去して第２導伝層窓を形成
し、第２導伝層形成窓から不純物をイオン注入または拡
散法して第２導伝層を形成し。
さらに他の部分の第２層を除去して第２動作層形成窓を
形成し、第２動作層形成窓から不純物をイオン注入また
扛拡散して第２動作層を形成し、前記内窓部に電極をそ
れぞれ形成することにＬシ、ペース抵抗ｒｂｂ’ｔ−大
幅に低減させることができ、また動作を均一化できる半
導体素子を提供できるという効果がある。シ友がって、
この発明は、高周波の電力トランジスタ、低雑−音トラ
ンジスタの製造に好適し、ま九縦＠ＦＥＴに対しダート
間隔を細かくシ、高周波接合ＦＥＴに利用することがで
きる。
形成し、第２動作層形成窓から不純物をイオン注入また
扛拡散して第２動作層を形成し、前記内窓部に電極をそ
れぞれ形成することにＬシ、ペース抵抗ｒｂｂ’ｔ−大
幅に低減させることができ、また動作を均一化できる半
導体素子を提供できるという効果がある。シ友がって、
この発明は、高周波の電力トランジスタ、低雑−音トラ
ンジスタの製造に好適し、ま九縦＠ＦＥＴに対しダート
間隔を細かくシ、高周波接合ＦＥＴに利用することがで
きる。
第１図（１）ないしくｄ）は従来の半導体素子の製造方
法を工程１［Ｋ示す断面図、第２図（ｍｌないしく０は
この発明の一実施例による半導体素子の製造方法を工程
順に示す断面図である。 １１・・・半導体基板、１２・・・２酸化シリコン膜、
１３．１４・・・窓、１５・・・電極、１１・・・第２
導伝層、ｌｂ−・・第１動作層および第１導伝層、ｌｃ
−・・第２動作層、２１・・・半導体基板、２２・・・
第１層、２３・・・第２層、２４・・・レジスト、２５
・・・第２導伝層形成窓、２６・・・第２動作層形成窓
、２７・・・２ｉ！ｌ！化シリコン膜、２Ｂ・・・電極
、２ｍ−・・第１導伝層、２ｂ・・・第１動作層、２ｃ
ｍ・第２導伝層、２ｄ・・・第２動作層。 特許出願人 沖電気工業株式会社 手続補正書 昭和５７年５月２８日 特許庁長官島 １）春 貴殿 １、事件の表示 昭和ｓ６年 畳許 願第 １６４８１０ 号２．１
１＠０４称 半導体素子ＯＩＩ？１１方法 ３、補正をする者 事件との関係 轡 許 出願人 （０１９）沖電気工東株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 ｔｕ
ｉ＞７、補正の内容
法を工程１［Ｋ示す断面図、第２図（ｍｌないしく０は
この発明の一実施例による半導体素子の製造方法を工程
順に示す断面図である。 １１・・・半導体基板、１２・・・２酸化シリコン膜、
１３．１４・・・窓、１５・・・電極、１１・・・第２
導伝層、ｌｂ−・・第１動作層および第１導伝層、ｌｃ
−・・第２動作層、２１・・・半導体基板、２２・・・
第１層、２３・・・第２層、２４・・・レジスト、２５
・・・第２導伝層形成窓、２６・・・第２動作層形成窓
、２７・・・２ｉ！ｌ！化シリコン膜、２Ｂ・・・電極
、２ｍ−・・第１導伝層、２ｂ・・・第１動作層、２ｃ
ｍ・第２導伝層、２ｄ・・・第２動作層。 特許出願人 沖電気工業株式会社 手続補正書 昭和５７年５月２８日 特許庁長官島 １）春 貴殿 １、事件の表示 昭和ｓ６年 畳許 願第 １６４８１０ 号２．１
１＠０４称 半導体素子ＯＩＩ？１１方法 ３、補正をする者 事件との関係 轡 許 出願人 （０１９）沖電気工東株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 ｔｕ
ｉ＞７、補正の内容
Claims (1)
- 半導体基板上に、不純物の添加によシ容易に導伝層とな
る第１層と、半導体基板の酸化時にマスクとなる第２層
管順次形成し、ホトリソグラフィ法で前記第１廣および
第２層を選択的に除去し、これらが除去された部分から
不純物上イオン注入′を九は拡散して第１導伝層會形成
し、半導体基板の全面に不純物をイオン注入して第１動
作層全形成し、第２層をマスクとして半導体基板を熱酸
化し、その後、一部の第２層を除去して第２導伝層形成
窓を形成し、第２導伝層形成窓から不純物をイオン注入
ま九は拡散して第２導伝層、音形成し、さらに他ｔ）Ｍ
分む第２層上除去して第２ｍ作層形成窓を形成し、第ｚ
ｗｎｍ層形成愈から不純物をイオン注入または拡散して
第２動作層を形成し、前記内窓部に電極ｔそれぞれ形成
すること會特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20452081A JPS58106865A (ja) | 1981-12-19 | 1981-12-19 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20452081A JPS58106865A (ja) | 1981-12-19 | 1981-12-19 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106865A true JPS58106865A (ja) | 1983-06-25 |
| JPH0128509B2 JPH0128509B2 (ja) | 1989-06-02 |
Family
ID=16491886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20452081A Granted JPS58106865A (ja) | 1981-12-19 | 1981-12-19 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149055A (ja) * | 1983-02-12 | 1984-08-25 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | バイポ−ラプレ−ナトランジスタの製造方法 |
| JPS63114261A (ja) * | 1986-09-11 | 1988-05-19 | フェアチャイルド セミコンダクタ コーポレーション | トランジスタ用の自己整合型ベース分路 |
| JPH01119064A (ja) * | 1987-10-31 | 1989-05-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53141591A (en) * | 1977-05-16 | 1978-12-09 | Nec Corp | Manufacture of semiconductor device |
| JPS5515231A (en) * | 1978-07-19 | 1980-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of semiconductor device |
| JPS5627965A (en) * | 1979-08-15 | 1981-03-18 | Nec Corp | Manufacture of semiconductor device |
-
1981
- 1981-12-19 JP JP20452081A patent/JPS58106865A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53141591A (en) * | 1977-05-16 | 1978-12-09 | Nec Corp | Manufacture of semiconductor device |
| JPS5515231A (en) * | 1978-07-19 | 1980-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of semiconductor device |
| JPS5627965A (en) * | 1979-08-15 | 1981-03-18 | Nec Corp | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149055A (ja) * | 1983-02-12 | 1984-08-25 | アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド | バイポ−ラプレ−ナトランジスタの製造方法 |
| JPS63114261A (ja) * | 1986-09-11 | 1988-05-19 | フェアチャイルド セミコンダクタ コーポレーション | トランジスタ用の自己整合型ベース分路 |
| JPH01119064A (ja) * | 1987-10-31 | 1989-05-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0128509B2 (ja) | 1989-06-02 |
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