JPH0343778B2 - - Google Patents

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JPH0343778B2
JPH0343778B2 JP57057240A JP5724082A JPH0343778B2 JP H0343778 B2 JPH0343778 B2 JP H0343778B2 JP 57057240 A JP57057240 A JP 57057240A JP 5724082 A JP5724082 A JP 5724082A JP H0343778 B2 JPH0343778 B2 JP H0343778B2
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Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体装置の製造方法に係り特に、ゲ
ート電極と、拡散層配線とのダイレクト・コンタ
クトをとる方法に関する。
〔従来技術とその問題点〕
従来LSIに於ては、拡散層、ポリシリコン、及
びAl配線等によつて、素子相互の配線が行われ
ている。これら配線どうしの相互接続は、たとえ
ば拡散層と、ポリシリコンの場合はダイレクト・
コンタクトを介して行われている。しかし、従来
のダイレクトコンタクトの方法は、種々の問題が
あり、新しい技術改良が望まれていた。以下図面
を参照して従来技術の問題点を説明する。
第１図ａは、ダイレクトコンタクトを有する
LSIの一部を示す平面図であり、ポリシリコンよ
りなるゲート電極１０１、配線１０２等が配置さ
れている。１０３，１０４は、拡散層配線であり
同時に１０１をゲート電極とするMOSトランジ
スタのソース及びドレインとなつている。例えば
これは第１図ｂに示した様な回路図に相当してい
る。ポリシリコン配線１０２と拡散層配線１０４
との電気的接触は、ダイレクト・コンタクト１０
５によつて行われる。第２図ａ〜ｄは、第１図に
示した回路素子のｐ−p′による断面図でその製造
工程の概略が描かれている。
例えばＰ型Si基板２０１上にゲート酸化膜２０
２を例えば200Å程度熱酸化により形成する。次
いでマスク合せを行いダイレクトコンタクト部２
０３の酸化膜を例えばNH4Fでエツチングするこ
とにより除去し、Si基板表面を露出する（第２図
ａ）。次いで全面にポリシリコン２０４をCVD法
等により全面に堆積させ、例えばPOCl3拡散を行
うことにより全面にりんを拡散させる。この時、
ダイレクトコンタクト部ではシリコン基板にりん
が拡散され拡散層２０５が形成される（第２図
ｂ）。次にゲート電極及び配線部にマスク合せに
よりフオトレジスト２０６を残し、これをマスク
としてポリシリコン２０４をエツチング除去す
る。このエツチングは、例えばCCl4などを用い
たリアクテイブイオンエツチングにより行れる
が、この際トランジスタ部ではSiのエツチングが
酸化膜２０２表面で止まるがダイレクト・コンタ
クト部では、酸化膜がない為第２図ｃに示した様
にシリコン基板に溝２０７が形成される。次にゲ
ート酸化膜２０２を除去して、Asが例えば50KV
で３〜４×1015cm-2イオン注入されその後例えば
1000℃で約30分アニールすることによりソース・
ドレイン及び拡散層配線２０８が形成される。こ
の時、溝部にもイオン注入によつてN+拡散層が
形成されポリシリコン配線２０９と拡散層配線２
０８は、電気的に接続される。しかし、溝部の深
さ、形状は一定ではなくエツチングの条件、オー
バーエツチングの時間などで大きくかわる為、こ
の溝の部分での抵抗値のバラツキが大きくなる。
又溝が大きく円形に出来ると、第２図ｅに示した
如く、溝部で拡散層がつながらず拡散層２０８と
ポリシリコン配線２０９が電気的に絶縁分離され
てしまう。以上の様な問題は素子の微細化にとも
ない接合深さが浅くなるに従つてより重要な問題
となり、これまでLSIの歩留りを著るしく下げる
原因となつていた。又リアクテイブイオンエツチ
ングにより溝部に生じた結晶欠陥が拡散層に於る
接合リークを増大して、素子の性能を低下させる
等の問題もあつた。
以上はｐ型基板上に形成したＮチヤネルトラン
ジスタの場合について述べたが同一基板上にｐ型
の部分とｎ型の部分が同時に存在するいわゆる
CMOS回路では、次に述べる重要な問題がある。
つまりN+ポリシリコンを用いるとＰチヤネルト
ランジスタの形成されている領域ではダイレク
ト・コンタクトがとれない。例えば第３図ａに示
した様にソース・ドレイン・拡散層配線はボロン
をイオン注入したP+拡散層でつくられるが、第
２図ａ〜ｄと同様の工程を経るとダイレクトコン
タクト部ではN+ポリシリコンとｎ型基板の間に
はｐ−ｎ接合が出来ない為基板とシヨートしてし
まう。又、例えば第３図ｂに示した様に最初にト
ランジスタのゲート３１０を形成してP+拡散層
を形成した後、第２のN+ポリシリコンによつて
配線３０９を形成したとするとN+ポリシリコン
３０９とP+拡散層３０８の間でダイレクトコン
タクト部に於てpn接合が形成されオーミツクコ
ンタクトがとれなくなつてしまう。
以上の理由によりたとえばN+ポリシリコンの
配線を用いたCMOS回路では、Ｐチヤネルトラ
ンジスタの領域ではダイレクト・コンタクトをと
ることが出来なかつた。これらの問題は回路の設
計に多大な制約を与えてきた。
〔発明の目的〕 本発明は、以上の点に鑑みなされたものであ
り、高集積化、歩留りに優れ、LSIの設計自由度
も増大させることが出来るダイレクト・コンタク
トの製法を提供する事を目的とする。
〔発明の概要〕
本発明に於ては、ダイレクトコンタクト部に絶
縁薄膜を介して配線膜を形成する様にする。次い
で金属又は金属半導体化合物を基板表面及び配線
膜表面から成長させて配線膜と基板の配線領域と
を接続するものである。成長法としては例えば金
属膜を被着して加熱等により合金化する方法や、
金属ガス下に置き成長させる方法等を使用する事
ができる。
〔発明の効果〕
本発明により拡散層配線とポリシリコン配線は
歩留りよく、電気的接触がとれる様になつた。
又、CMOSに於て、n+及びp+ポリシリコン配線
と、ｎチヤネルトランジスタ及びｐチヤネルトラ
ンジスタのいかなる組合せに対しても自由にダイ
レクトコンタクトがとれる様になる等、LSI設計
の自由度が非常に増大した。しかもこのように選
択成長により金属や金属半導体化合物を設けるの
で、絶縁膜を更に被着し、配線膜、基板配線層に
夫々コンタクトホールを開け金属部材を形成して
両者を接続する場合に比べて集積度が著しく上が
る。
〔発明の実施例〕
以下本発明の一実施例を図面を参照しながら説
明する。
第４図ａに示した様に例えばｐ型基板４０１上
に50〜1500Å、例えば200Åのゲート酸化膜４０
２を形成後、ポリシリコンよりなるゲート電極４
１０及び配線４０９を形成する。このポリシリコ
ンは例えば形成時にりんやヒ素を添加したいわゆ
るドープト・ポリシリコンでもよいし、又、全面
にポリシリコンを堆積した後、POCl3拡散あるい
はイオン注入で不純物をドープしてもよい。又、
この後に行われるソース・ドレインの形成と同時
に不純物をドープしてもよい。次に、例えばAs
を50KVで３〜５×1015cm-2イオン注入すること
により、ソース・ドレイン及び拡散層配線４０８
を形成する。このイオン注入はゲート絶縁膜を通
して行つてもよいし、又、除去してから行つても
よい。フイールド領域（第１図ａの拡散層以外の
領域に対応）は図示しない厚いフイールド絶縁膜
が形成されている。次に例えば1000℃の酸化雰囲
気あるいはN2雰囲気でアニールすることにより
イオン注入したAsを活性化する。次に全面に
CVD・SiO2４１１を堆積させる（第４図ｂ）。次
に全面を方向性イオンエツチングする。例えば
CF4とH2ガスを用いたリアクテイブ・イオン・エ
ツチングを用いてSiO2のエツチングを行い拡散
層４０８表面を露出すると同時に、ゲート電極４
１０及びポリシリコン配線４０９の側壁にSiO2
４１２を残置する（第４図ｃ）。次にフオトレジ
スト４１３を選択的に設置し、少くともポリシリ
コン配線４０９と拡散層配線との電気的接触をと
る部分を露出する。そして例えばNH4下でエツ
チングを行いポリシリコン配線側壁の酸化膜を除
去する（第４図ｄ）。次いで全面にPt膜を約500
Å程度真空蒸着によつて形成し、例えば550℃の
雰囲気で約15分アニールすると、Pt膜と、シリ
コンあるいはポリシリコンと接している部分での
みPtSi（プラチナ・シリサイド）４１４が形成さ
れる。その後、王水中で処理すると未反応のPt
膜が除去されて、第４図ｅに示した構造が得られ
る。Ptシリサイド４１４はソース・ドレインと
拡散層４０８上及びゲート電極４１０の上面及び
ポリシリコン配線４０９の上面及び側壁上に選択
的に形成される。この時、ポリシリコン配線、側
壁上のPtSiと拡散層４０８上のPtSiとは互につな
がり連続的に形成される。
第４図ｆ〜ｇはこの部分の拡大図で、Pt膜と
ポリシリコン４０９及び拡散層の間でPtSi４１４
層が形成されつつある状態（第４図ｆ）、及び
PtSi形成反応が終了した状態（第４図ｇ）を示し
ている。図から明らかな様にポリシリコン配線と
拡散層４０８は約200Åのゲート酸化膜４０２に
よつて電気的に絶縁されているが、それぞれの表
面に形成されたシリサイドが互につながることに
より接続される。この様にポリシリコン配線と拡
散層配線のコンタクトをとる部分でポリシリコン
を設置する前にゲート酸化膜をエツチング除去す
ることが無い為、ポリシリコンのエツチングはゲ
ート酸化膜上でストツプさせることが出来従来例
の様に予め露出されていた基板シリコンがエツチ
ングされ溝が形成される様なことがない。その為
ダイレクト・コンタクトの抵抗がポリシリコンの
オーバエツチング時間によつて変化したり、又、
コンタクトがとれなかつたりする問題が解決され
るばかりか、リアクテイブイオンエツチング工程
によつて基板シリコンに欠陥が生じ拡散層のPN
接合のリーク電流が増大するなどの問題もなくな
る。更にポリシリコン配線と基板シリコンは、酸
化膜によつて隔てられている為、たとえばN+ポ
リシリコンではなく、P+ポリシリコンを用いて
も従来例の様に基板とシヨートすることもない。
以上は、ゲート電極４１０と配線４０９を同時
に形成する場合について述べたが、例えば第４図
ｈに示した様に最初にゲートポリシリコン４１０
を形成したのちソース・ドレインと拡散層をAs
イオン注入で形成し、次いでポリシリコン配線４
０９を酸化膜４１６を介して選択的に設置した
後、第４図ｂ〜ｅで述べたのと同様の工程を行つ
てもよい。この場合例えばポリシリコン４０９の
不純物がＰ型のボロンであつても酸化膜４１６が
ある為Ｎ型の拡散層４０８との間でPN接合をつ
くることもない。又、シリサイドとN+、P+シリ
コンとはオーミツクコンタクトがとれる為ポリシ
リコン配線と拡散層はつねにオーミツクコンタク
トがとれる。
以上はｐ型基板の場合にのみ限定して述べたが
ｎ型基板を用いても又ｎ型、ｎ型の両方の基板を
同時にもつ、CMOS回路の製造に用いても全く
同様に適用できる。特にP+配線層−N+ポリシリ
コン、N+配線層−P+ポリシリコンのダイレクト
コンタクトが可能になりｐ型、ｎ型いずれの基板
に対してもp+、n+のいづれのポリシリコンの配
線を用いてもコンタクトがとれる。又、本実施例
では、ゲート電極及び配線ともにポリシリコンの
場合のみ述べたが、これは例えばポリシリコンと
シリサイドの２層構造である。いわゆるポリサイ
ドであつても全く同様に適用できる。この場合で
も第４図ｅの工程でシリサイド上に更にシリサイ
ドを成長させる事が出来る。又、第４図ｂの工程
でCVD・SiO2を堆積するかわりに全面を熱酸化
してもよい。又、Ptシリサイドを熱アニールで
形成する場合のみ述べたがPd、Ni、Ｗ、Mo、
Ta、Co他いかなるメタルのシリサイドであつて
もよい。又形成方法もイオン注入を用いるイオン
ビームミキシング、レーザーや電子ビームを用い
たアニールでもよい。リンやAs等を用いたイオ
ンビームミキシングによればシリサイド形成と不
純物ドープを同時に行なう事ができる。この場
合、ゲート側壁の絶縁物に不純物を予めドープし
ておけばゲート端周辺にドーピングを行なう事が
できる。更に第４図等で選択的に設ける導伝性膜
は、シリサイドでなくてもよい。金属フツ化物ガ
スを還元性雰囲気にてメタルシリサイドが形成さ
れる温度より低温下で反応させ金属を堆積させる
様にしても良い。例えばWF6とH2のガスを400℃
〜600℃の温度範囲で反応させることによりCVD
法でＷを堆積させるとシリコン及びポリシリコン
表面にのみ選択的に堆積させることが出来る。例
えばこの様にして行つた本発明の第２の実施例に
よる素子の断面形状を第５図に示す。MOF6と
H2の混合ガスも用いる事ができる。
第１の実施例で述べた種々の変形はPtシリサ
イド形成工程をすべてこのメタルの選択堆積工程
でおきかえることによりすべて同様に行うことが
可能である。又、本発明において、絶縁薄膜厚は
連続膜を形成する上で50〜1500Åである事が好ま
しい。
以上説明した様に、本発明に依れば歩留り良
く、高集積化に優れ、又、LSIの設計自由度を大
巾に増大させる事ができるダイレクトコンタクト
の製法を得る事が出来る。
【図面の簡単な説明】
第１図ａはダイレクトコンタクトを説明する上
面図、第１図ｂはその回路図、第２図ａ〜ｅ及び
第３図ａ，ｂは従来例を説明する断面図、第４図
ａ〜ｈは本発明の第１の実施例を説明する工程断
面図、第５図は本発明の第２の実施例を説明する
断面図である。 図に於いて、１０１，２１０，３１０，４１
０，５１０……ゲート電極、１０２，２０９，３
０９，４０９，５０９……ポリシリコン配線、１
０３，１０４，２０８，３０８，４０８，５０８
……拡散層、１０５……ダイレクト・コンタク
ト、４１４……PtSi（プラチナシリサイド）、５０
０……Ｗ（タングステン）。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板上に絶縁薄膜を介して半導体から
    なる配線膜を形成する工程と、前記基板表面及び
    配線膜表面から金属又は金属半導体化合物を成長
    させ、基板表面の導電型領域とこの導電型領域と
    同じ導電型又は異なる導電型の前記配線膜とを接
    続する工程とを備えた事を特徴とする半導体装置
    の製造方法。
JP57057240A 1982-04-08 1982-04-08 半導体装置の製造方法 Granted JPS58175846A (ja)

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JP57057240A JPS58175846A (ja) 1982-04-08 1982-04-08 半導体装置の製造方法
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