JPH0475346A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタの製造方法に関する。

［従来の技術］ 従来のバイポーラトランジスタの製造方法を第３図に示
す。なお、ここではＮＰＮ　）ランジスタの例を示す。

先ず、第３図（ａ）のように、Ｐ型半導体基板（シリコ
ンサブストレート）１の一部にＮ型埋込領域２を形成し
、Ｎ型エピタキシャル層３を成長した後、このエピタキ
シャル層の表面からＰ型拡散領域４を形成し、選択的酸
化によって厚いシリコン酸化膜７を形成することにより
、電気的に分離されたＮ型の島が形成される。

さらに、リン等のＮ型不純物の拡散によりコレクタ拡散
領域８を形成し、また薄いシリコン酸化膜９を介したＰ
型不純物のイオン注入を行ってべ一ス不純物を導入し、
熱処理することによりベース拡散領域１０を形成する。

次に、第３図（ｂ）のように、薄いシリコン酸化膜９に
エミッタ開口部９ａを設けた後、全面に多結晶シリコン
膜１１を成長させ、かつこの多結晶シリコン膜１１にＮ
型不純物をイオン注入する。

次に、第３図（Ｃ）のように、多結晶シリコン膜１１を
バターニングし、かつこの多結晶シリコン膜１１からシ
リコン酸化膜９のエミッタ開口部９ａを介してＮ型不純
物を拡散することによりエミッタ拡散領域１２を形成す
る。さらに、フォトレジスト１６をマスクにしてベース
拡散領域１０の一部にＰ型不純物をイオン注入し、熱処
理を行うことによりベース高濃度領域１７を形成する。

最後に、第３図（ｄ）のように、層間絶縁膜２０を成長
し、これにエミッタ、コレクタそれぞれにつながるコン
タクト孔を開口し、配線電極２１を形成することにより
、ＮＰＮバイポーラトランジスタが完成される。

〔発明が解決しようとする課題］ この従来のバイポーラトランジスタの製造方法では、ベ
ース高濃度領域１７を形成する際の位置決め精度は、フ
ォトレジスト１６のマスクを形成する際のフォトリソグ
ラフィ技術の目合わせ精度に依存する。ところで、ベー
ス高濃稟領域１７がエミッタ拡散領域１２と接触すると
、エミッタとベース間の耐圧低下やエミッタとベース間
のリーク等の問題が生じかねない。そこで、ベース高濃
度領域は目合わせ誤差に対する余裕を見込んでエミッタ
から幾分大きく離して形成されていた。

しかし、ベース高濃度領域１７をエミッタ拡散領域１２
から離すとベース抵抗が大きくなり、トランジスタの動
作速度が遅くなるという問題がある。また、当然その分
だけトランジスタサイズが大きくなるので、素子の微細
化、集積化の妨げにもなっていた。

本発明の目的はヘース抵抗を低減するとともに、素子の
微細化を可能とした半導体装置の製造方法を提供するこ
とにある。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、コレクタ領域として
の一導電型の半導体層に逆導電型のベース拡散領域を形
成する工程と、このベース拡散領域の上の酸化膜の一部
に窓を開口し、この窓を含む領域に一導電型の不純物を
含む多結晶シリコン膜を選択的に形成する工程と、この
多結晶シリコン膜を通して前記ベース拡散領域に一導電
型のエミッタ拡散領域を形成する工程と、前記多結晶シ
リコン膜の側面に酸化膜を選択的に形成したサイドウオ
ールを形成する工程と、前記多結晶シリコン膜およびサ
イドウオールを利用した自己整合法により前記ベース拡
散領域の上面に金属シリサイドを形成する工程とを含ん
でいる。

〔作用〕

本発明方法によれば、エミッタ拡散領域を形成するため
の多結晶シリコン膜の側面に設けたサイドウオールを利
用して自己整合的にベース拡散領域に接続される金属シ
リサイドを形成するので、サイドウオールによってエミ
ッタとベースとの接触を防止し、両者の間隔を短縮する
とともに同時に金属シリサイドを形成することができ、
ベース抵抗の低減および微細化が実現できる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の第１実施例を製造工程順に示す断面図
である。

先ず、第１図（ａ）のように、Ｐ型半導体基板（シリコ
ンサブストレート）１の素子形成領域にＮ型埋込領域２
を形成し、かっこの上にＮ型エピタキシャル層３を成長
する。このエピタキシャル層３には、素子形成領域の境
界部にＰ型拡散領域４を形成し、かつ全面にシリコン酸
化膜５を形成した上で、素子形成領域にシリコン窒化膜
６を選択的に形成する。

次に、第１図（ｂ）のように、前記シリコン窒化膜６を
マスクにしてエピタキシャル層３の選択酸化し、素子形
成領域の境界部に厚いシリコン酸化膜７を形成する。こ
のとき、前記Ｐ型拡散領域４はＰ型半導体基板１につな
がり、これで電気的に分離されたＮ型の島が形成される
。

次に、第１図（ｃ）のように、前記シリコン窒化膜６お
よびシリコン酸化膜５の一部に宮をあけ、この窓を通し
てリン等のＮ型不純物を拡散して前記Ｎ型埋込領域２に
つながるコレクタ拡散領域８を形成する。

さらに、第１図（ｄ）のように、前記シリコン窒化膜６
およびシリコン酸化膜５を除去し、あらためてシリコン
酸化膜９を形成する。そして、このシリコン酸化膜９を
通してエピタキシャル層３にＰ型不純物を選択的にイオ
ン注入し、かつ熱処理することによりＰ型ベース拡散領
域１０を形成する。

次に、第１図（ｅ）のように、ベース拡散領域１０上に
おいて前記シリコン酸化膜９の一部にエミッタ開孔部と
しての窓９ａを開口し、かつ全面に多結晶シリコン膜１
１を形成する。そして、この多結晶シリコン膜１１に砒
素を注入し、かつこの多結晶シリコン膜１１からエミッ
タ開孔部９ａを通して砒素をＰ型ベース拡散領域９に導
入することで、Ｎ゛型エミッタ拡散領域１２を形成する
。

次いで、第１図（ｆ）のように、前記多結晶シリコン膜
１１の上にシリコン酸化膜１３を形成し、さらに第１図
（ｇ）のように、フォトリソグラフィ技術により、エミ
ッタ拡散領域１２を含む領域だけ残すようにフォトレジ
スト１４を形成し、これをマスクにして前記シリコン酸
化膜１３と多結晶シリコン膜１１をエツチングする。そ
の上で、全面にシリコン酸化膜１５を形成する。

次に、第１図（ｈ）のように、ベース電極を形成する側
の前記多結晶シリコン膜１１を含む領域以外を覆うよう
にフォトレジスト１６を形成し、このフォトレジスト１
６を用いた選択異方性エツチングを行って前記シリコン
酸化膜１５の一部をエツチング除去する。これにより、
エミッタ形成用の多結晶シリコン膜１１の一側面に前記
シリコン酸化膜１５が残されたサイドウオール１５ａが
形成される。同時に前記Ｐ型ベース拡散領域１０の一部
が露出される。

次いで、この露呈されたＰ型ベース拡散領域１０に対し
てボロンをイオン注入し、第１図（ｉ）のように、Ｐ゛
型ベース高濃度領域１７を形成する。

そして、前記フォトレジスト１６を除去した後、全面に
チタンをスパッタ形成してチタン膜１８を形成する。

その後、第１図（ｊ）のように、熱処理を行い、ベース
高濃度領域１７の表面にチタンシリサイド１９を形成す
る。

最後に、第１図（ｋ）のように、全面に層間絶縁膜２０
を形成し、コレクタ、エミッタ、ベースの各コンタクト
孔を開口した後、それぞれに配線電極２１を形成して完
成される。

この製造方法によれば、ベース高濃度領域１７の形成に
際しては、エミッタ多結晶シリコン膜１１の一例に形成
したサイドウオール１５ａを利用して自己整合的に形成
することができるので、ベース高濃度領域１７とエミッ
タ拡散領域１２とを短絡することなく可及的に短縮する
ことができ、ベース抵抗の低減、微細かが可能となる。

また、同様にサイドウオール１５ａを利用した自己整合
法によってベース高濃度領域１７の表面にチタンシリサ
イド１９を設けているので、ベース抵抗を更に低減でき
、トランジスタの動作速度を速くすることが可能となる
。

第２図は本発明の第２実施例を製造工程順に示す断面図
である。なお、第１実施例と等価な部分には同一符号を
付しである。

この実施例では、第１図（ａ）ないしくｄ）の工程を行
った後、第２図（ａ）のように、表面のシリコン酸化膜
５を除去し、エピタキシャル層３の表面に直接多結晶シ
リコン膜１１を形成する。

そして、この多結晶シリコン膜１１に砒素を注入する。

次いで、第２図（ｂ）のように、多結晶シリコン膜１１
の上にタングステンシリサイド膜２２とシリコン酸化膜
２３を順次形成する。そして、第２図（Ｃ）のように、
これらの膜からなる多層膜をエミッタ形成領域だけ残す
ようにパターン形成し、その上で全面にシリコン酸化膜
１５を形成する。その後、前記Ｐ型ベース拡散領域１０
以外の領域をフォトレジスト１６で覆う。

次いで、第２図（ｄ）のように、フォトレジスト１６で
シリコン酸化膜１５を異方性エツチングし、ベース拡散
領域１０上のシリコン酸化膜１５を除去するとともに、
エミッタ形成領域に存在しでいる多層膜の側面にシリコ
ン酸化膜１５を残してサイドウオール１５ａを形成する
。

次いで、第２図（ｅ）のように、全面にチタン膜１８を
形成し、かつこれを熱処理することで第２図（ｆ）のよ
うに、ベース拡散領域１０の上面にのみチタンシリサイ
ド１９を形成する。シリサイド化されないチタン膜１８
はその後除去する。

この熱処理と同時に多層構造の多結晶シリコン膜１１か
ら砒素がエピタキシャルＮ３に拡散し、Ｎ゛型エミッタ
拡散領域１２が形成される。

しかる後、第２図（ｇ）のように、層間絶縁膜２０を形
成し、かつコレクタ、エミッタ、ベースにコンタクト孔
を開口し、それぞれに電極配線２１を形成することで、
トランジスタが完成される。

この実施例においても、ベースコンタクトの形成に際し
ては、エミッタ拡散領域１２を形成するエミッタ多結晶
シリコン膜１１を含む多層膜の側面に設けたサイドウオ
ール１５ａを利用した自己整合法により形成しているの
で、エミッタ拡散領域への短絡を防止する一方でエミッ
タ拡散領域との距離を短縮することができ、ベース抵抗
の低減、微細化が可能となる。また、ベースコンタクト
にチタンシリサイド１９を形成することで、ベース抵抗
を低減することができることは第１実施例と同じである
。

また、この実施例では、エミッタ電極においては、多結
晶シリコン膜１１とタングステンシリサイド膜２２の２
層構造となっており、エミッタ抵抗を低減することがで
きる。

〔発明の効果〕

以上説明したように本発明は、エミッタ拡散領域を形成
するための多結晶シリコン膜の側面にサイドウオールを
設け、このサイドウオールを利用して自己整合的にベー
ス拡散領域に接続される金属シリサイドを形成している
ので、サイドウオールによってエミッタとベースとの接
触を防止することが可能となり、両者の間陽を短縮する
とともに同時に金属シリサイドを形成することでベース
抵抗を十分低くでき、トランジスタの動作速度を速くす
ることができる。加えて、素子の微細化。

集積化が可能となる。

【図面の簡単な説明】

第１図（ａ）ないしくｋ）は本発明の第１実施例を製造
工程順に示す断面図、第２図（ａ）ないしくｇ）は本発
明の第２実施例を工程順に示す断面図、第３図（ａ）な
いしくｄ）は従来の製造方法の工程一部を示す断面図で
ある。 １・・・Ｐ型半導体基板、２・・・Ｎ型埋込領域、３・
・・Ｎ型エピタキシャル層、４・・・Ｐ型拡散領域、５
・・・シリコン酸化膜、６・・・シリコン窒化膜、７・
・・シリコン酸化膜、８・・・コレクタ拡散領域、９・
・・シリコン酸化膜、９ａ・・・エミッタ開孔部、１０
・・・Ｐ型ベース拡散領域、１１・・・多結晶シリコン
膜、１２・・・Ｎ゛エミッタ拡散領域、１３・・・シリ
コン酸化膜、１４・・・フォトレジスト、１５・・・シ
リコン酸化膜、１６・・・フォトレジスト、１７・・・
ベース高濃度領域、１８・・・チタン膜、１９・・・チ
タンシリサイド、２０・・・層間絶縁膜、２１・・・配
線電極、２２・・・タングステンシリサイド膜、２３・
・・シリコン酸化膜。

Claims (1)

【特許請求の範囲】
1. １、コレクタ領域としての一導電型の半導体層に逆導電
   型のベース拡散領域を形成する工程と、このベース拡散
   領域の上の酸化膜の一部に窓を開口し、この窓を含む領
   域に一導電型の不純物を含む多結晶シリコン膜を選択的
   に形成する工程と、この多結晶シリコン膜を通して前記
   ベース拡散領域に一導電型のエミッタ拡散領域を形成す
   る工程と、前記多結晶シリコン膜の側面に酸化膜を選択
   的に形成したサイドウォールを形成する工程と、前記多
   結晶シリコン膜およびサイドウォールを利用した自己整
   合法により前記ベース拡散領域の上面に金属シリサイド
   を形成する工程とを含むことを特徴とする半導体装置の
   製造方法。