JPH0154864B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、微細化を意図した半導体装置の製
造方法に関するものである。

半導体装置、特に、半導体集積回路装置の製造
において、素子面積を縮小させることは、集積度
を上げる効果のみらざず、容量低減化と相まつて
素子の高性能化も期待できることが知られてい
る。たとえば、バイポーラ集積回路装置の製造に
おいては、分離領域を酸化膜で形成する方法は、
pn接合により形成する方法（以後、pn分離と記
す）と比較して、素子ピツチ縮小に関しては一定
の効果が上がつている。

しかし、酸化膜分離技術をもつてしても、集積
度を上げるには限界がある。すなわち、現状で
は、コンタクト取出工程以前については、酸化膜
分離、特にエミツタの両端が酸化膜に接する構造
（以後、ウオールドエミツタと記す）を用いるこ
とにより素子寸法を限界近くまで縮めることが可
能であるが、コンタクト取出および電極配線工程
を経た場合は、従来技術では、自己整合となつて
いないため、いわゆるマスク合せ余裕が大きく影
響し、素子の縮小化に大きな障害となつている。

この点を具体的に説明すると、第１図は従来の
半導体集積回路装置の製造方法を示す図である。
この図に示すように、従来は、まず、第１図Ａに
示すようにＰ型シリコン基板１にN⁺埋込層２を
形成し、全面の酸化膜を除去した後、上記シリコ
ン基板１上にＮ型エピタキシヤル層３を堆積す
る。次に、エピタキシヤル層３の表面に緩衝用酸
化膜４を形成し、さらに窒化シリコン膜（以後、
窒化膜と記す）５を堆積する。次に、窒化膜５の
分離酸化膜を形成すべき領域に開口６を設け、こ
の開口６を介してエピタキシヤル層３をエツチン
グして溝７を形成する。の溝７は、次に行う酸化
工程において酸化物の体積の増大がおこるので、
酸化処理後の基板がほぼ平担となるように設けて
ある。さらに、酸化戚処理前に窒化膜５をマスク
として溝７中にＰ型不純物イオンを注入してＰ型
領域を形成する（図示せず）。こうすることによ
り、分離酸化膜形成後、その酸化膜の下部がＮ型
に反転することによるコレクタ―コレクタ短絡を
防止する。

このような構造の基板を酸化処理し、開口６の
領域に分離酸化膜８を形成すると第１図Ｂに示す
構成となる。ここで、酸化に伴つて体積が増大す
るので、溝７の部分は完全に充填され、この区域
に生成する酸化物は被着マスク下のエピタキシヤ
ル層３の高さにほぼ等しい高さに達する。

次に、第１図Ｃに示すように、まず、窒化膜５
を除去し、さらに酸化処理して酸化膜の厚さを増
大させた後、コレクタ抵抗低減用のN⁺領域すな
わちデイープコレクタ９を設ける。さらに、ベー
ス抵抗低減用のP⁺領域すなわちサイドベース１
０を形成する。

次に、第１図Ｄに示すようにメインベース領域
１１を形成し、さらに、次に行うエミツタ拡散用
マスク酸化膜を得るための酸化処理を兼ねたドラ
イブインを行う。

次に、第１図Ｅに示すように、既知の方法でエ
ミツタ領域１３およびコレクタ領域１２に窓開を
行つた後、エミツタ１４およびコレクタを形成す
る。

次に、第１図Ｆに示すように、ベースのコンタ
クト１５の窓開を行つた後、電極用金属を配線
し、電極１６，１７，１８を形成する。この時の
ベースおよびエミツタコンタクトの間隔は、電極
材料同志の間隔に加えて、各々のコンタクトに電
極材料を重ね合せる余裕が必要となる。

以上のように、従来の方法では、第１図Ｅおよ
びＦに示したように、エミツタコンタクトの位置
を定めてからベースコンタクトの位置を定める手
順を踏んでいる。また、ベースコンタクト上の酸
化膜は、通常はリンを高濃度に含んでおり、その
エツチング速度が不純物を含まない酸化膜と比較
して速くなるので、コンタクトが拡がり易くな
る。したがつて、従来の方法では、上記エミツタ
およびベースコンタクト開窓を別々に行うこと、
およびベースコンタクトが拡がり易いことなどの
理由で、マスクずれの懸念が多いため、最悪の事
態を想定して被せ余裕を設定する必要がある。現
状では、上述の条件に鑑み、ベースコンタクトに
対してたとえば2μの被せ余裕を設定している。
しかるに、このような大きな被せ余裕は、現在の
バイポーラ半導体集積回路装置製造技術の最大の
関心事の一つであるベース面積の縮少の目的遂行
に対して大きな障害となつている。

そこで、この障害を取除くために、種々の工夫
がなされており、先に同発明者らは、多結晶シリ
コンを引出ベース電極として用いることにより、
電極配線のパターン余せ余裕を減じることなくベ
ース面積の縮少を達成する方法を提案している。

しかるに、この方法をもつてしても、エミツタ
コンタクトとベースコンタクトの間隔はマスク余
せ余裕で規定されるため、縮小化には限界があつ
た。さらに、それに伴うベース直列抵抗が高くな
る欠点を抱えているため使用電流領域が制限さ
れ、高集積化とともに高速化を指向した場合には
障害となつていた。

この発明は上記の点に鑑みなされたもので、エ
ミツタとベースコンタクトの間隔をサブミクロン
にすることが可能なように各々の位置定めを自己
整合で行えるようにすることにより、同一エミツ
タ面積に対するベース面積が大幅に縮小され、集
積度向上と相俟つて、容量低減化およびベース直
列抵抗の低減化に伴う高速化が達成できる半導体
装置の製造方法を提供することを目的とする。

以下この発明の実施例を図面を参照して説明す
る。第２図はこの発明の実施例を示す図である。
この発明では特に酸化膜分離技術を併用する必要
はないが、高集積化を目指した場合には併用した
方が望ましいので、酸化膜分離技術を用いた実施
例を挙げてある。また、実施例の図面中はコレク
タ取出部を図示してないが、従来技術でコレクタ
取出部は形成できる。

実施例において、分離酸化終了までの工程は従
来技術と同一である。すなわち、第２図Ａに示し
た構造までは、第１図Ｂに示した構造までと同一
の工程を踏む。したがつて、第２図Ａにおいて、
１０１はP^-シリコ基板、１０２はN⁺埋込層、１
０３は分離酸化膜、１０４はＮ型エピタキシヤル
層、１０５は緩衝用酸化膜、１０６は窒化膜を
各々表わす。なお、P^-シリコン基板１０１、N⁺
埋込層１０２、Ｎ型エピタキシヤル層１０４から
なり、分離酸化膜１０３が形成されたものを半導
体基板という。

次に、まず、窒化膜１０６および緩衝用酸化膜
１０５を除去した後、半導体基板を酸化する。そ
の後、公知の方法で図示しないデイープコレクタ
を形成する。

次に、ベース形成予定領域１０７上の酸化膜を
除去して、半導体基板上に、ノンドープの多結晶
シリコン１０８、窒化膜１０９、酸化膜１１０、
多結晶シリコン１１１、窒化膜１１２を順次形成
する。すなわち、まず半導体基板の表面に多結晶
シリコン（多結晶シリコン層）１０８を形成し、
その表面に窒化膜（窒化シリコン層）１０９を形
成する。さらに、窒化膜１０９の表面に酸化膜
（酸化シリコン層）１１６を形成し、その表面に
弗酸に溶解され難く700℃以上の高温に耐える第
１のマスク層として多結晶シリコン層１１１を形
成する。最後に、多結晶シリコン１１１の表面
に、弗酸に溶解され難く多結晶シリコン１１１と
は喰刻速度差を大ならしめる喰刻方法が存在する
第２のマスク層として窒化膜１１２を形成する。
この時、酸化膜１１０の厚さを約8000Åとし、他
の膜厚は約2000Å程度とする。（第２図Ｂ参照） 次に、ベース形成予定領域１０７に入る程度の
レジストパターン１１３を窒化膜１１２上に形成
して、まず窒化膜１１２をエツチングすることに
より、この窒化膜１１２からなる窒化膜パターン
（第１のマスク領域）１１４を形成する。次いで、
この窒化膜パターン１１４をマスクにして多結晶
シリコン１１１を適度なオーバーエツチングを行
う。これにより、多結晶シリコン１１１からな
り、窒化膜パターン１１４の外形より小さいパタ
ーン（第２のマスク領域）１１５を形成する。同
様に、次の酸化膜１１０も、パターン１１５をマ
スクにして適度なオーバーエツチングを行う。こ
れにより、酸化膜１１０からなり、パターン１１
５の外形より小さいパターン（第３のマスク領
域）１１６を形成する。

次に、レジストパターン１１３を除去した後、
窒化膜１０９の表面にリンイオンを注入する。こ
の時、リンイオンは、窒化膜パターン１１４直下
以外の上記窒化膜１０９の表面領域に注入され、
同時に窒化膜パターン１１４に注入される。した
がつて、次に、適当な窒化膜のエツチング条件下
に曝すと、窒化膜パターン１１４直下以外の窒化
膜１０９が除去されて装置パターン１１７が形成
されると同時に、窒化膜パターン１１４が除去さ
れる。以上により、上部にひさしを持つマスク層
が形成される。しかる後、多結晶シリコン層１０
８を通してボロンを拡散することにより、高濃度
ベース領域の一部としてのＰ型領域１１６をＮ型
エピタキシヤル層１０４に形成する。（第２図Ｄ
参照） 次に、半導体基板上に、多結晶シリコン１０８
上に堆積するごとく、かつ上記マスク層に沿うを
ごとくノンドープの多結晶シリコン（多結晶シリ
コン層）１１９を形成する。（第２図Ｅ参照） そして、多結晶シリコン１１９の表面へボロン
イオンを高濃度に注入する。この時ボロンイオン
は、上記マスク層側面の、ひさしによりマスクさ
れた所定領域を除いて多結晶シリコン１１９に注
入される。したがつて、次に、酸化処理を加える
ことにより多結晶シリコン１１９の表面に熱酸化
膜を形成するが、熱酸化膜は、高濃度に不純物を
有する多結晶シリコンの第１の熱酸化膜１２０，
１２１，１２２と、上記所定領域のボロンを有し
ない多結晶シリコンの第２の熱酸化膜（図示せ
ず）とが形成される。この場合、シリコン酸化速
度がボロン濃度に依存するので、第１の熱酸化膜
１２０，１２１，１２２は厚く、第２の熱酸化膜
は薄く形成される。したがつて、その後、適当な
熱酸化膜のエツチング条件下に曝すことによつ
て、マスクなしで、第２の熱酸化膜を除去する一
方、第１の熱酸化膜１２０，１２１，１２２は残
存させることができる（第２図Ｆ参照） 次に、多結晶シリコンのエツチング条件下に曝
す。これにより、表面に熱酸化膜が形成されてい
ない部分の多結晶シリコン１１９が横方向から喰
い込むようにエツチングされ、パターン１１６の
側面が露出される。この時、多結晶シリコン１１
９の下方向については、窒化膜パターン１１７で
エツチングの進行を止める。しかる後、パターン
１１６をマスクにして、このパターン１１６直下
以外の窒化膜パターン１１７を除去することによ
り開口部１２３を形成する。（第２図Ｇ参照） 次に、酸化膜のエツチング条件下に曝すことに
よりパターン１１６を除去すると同時に、その上
部に付着しているパターン１１５、多結晶シリコ
ン１１９、第１の熱酸化膜１２１をリフトオフす
る。これにより、窒化膜パターン１１７が露出す
る。また、この時、同時に、周辺部の第１の熱酸
化膜１２０，１２２も除去される。（第２図Ｈ参
照） しかる後、開口部１２３内の多結晶シリコン１
０８を介してボロンを拡散することにより、Ｎ型
エピタキシヤル層１０４内に、Ｐ型領域１１８か
ら延在するＰ型領域１２４を形成する。その後、
酸化処理を加えることにより、露出している多結
晶シリコン１０８の全領域および多結晶シリコン
１１９の表面を熱酸化膜にし、熱酸化膜１２５，
１２６を形成する。（第２図参照） 次に、窒化膜パターン１１７を除去する。そし
て、この窒化膜パターン１１７の除去により露出
した多結晶シリコン１０８を介して、まずボロン
イオンを注入することにより、Ｐ型領域１２４か
ら延在するＰ型領域１２７をＮ型エピタキシヤル
層１０４に形成する。これにより、Ｎ型エピタキ
シヤル層１０４の上層部は、すべてＰ型領域とな
り、このＰ型領域によりベース領域が形成され
る。次に、上記多結晶シリコン１０８を介してヒ
素イオンを注入し、熱処理を加える。これによ
り、上記ベース領域にエミツタ領域１２８を形成
する。（第２図Ｊ参照） 次に、コンタクト領域を開窓し、金属電極１２
９，１３０，１３１を形成する。金属電極１２
９，１３０，１３１は、全面に電極金属を被着し
た後、これをパターニングすることにより形成さ
れる。したがつて、上記コンクタト領域を開窓す
る際、ベースコンタクト１３２，１３３は、各々
の電極金属の合せ余裕、パターニング余裕を考慮
してエミツタコンタクト１３４から離して開窓さ
れる。（第２図Ｋ参照） 以上により、トランジスタ（半導体装置）が完
成する。

なお、上記実施例では、酸化膜分離技術が用い
られたが、拡散分離、または拡散分離と酸化膜分
離との組合せのような他の分離技術を用いてもよ
い。

また、上記実施例では、第１のマスク層として
多結晶シリコン、第２のマスク層としては窒化膜
を用いたが、第１のマスク層として窒化シリコ
ン、第２のマスク層としてモリブデンを用いても
よい。

以上の実施例から明らかなように、この発明の
半導体装置の製造方法は、半導体基板の表面に第
１の多結晶シリコン層を有し、その上の選択され
た領域に窒化シリコン層を有し、その上に、上部
にひさしを持つマスク層を有する構造を形成する
工程と、上記半導体基板の表面上に上記マスク層
に沿うごとく第２の多結晶シリコン層を形成する
工程と、上記マスク層のひさしによりマスクされ
た所定領域以外の第２の多結晶シリコン層に高濃
度不純物イオンを注入する工程と、酸化処理を加
えることにより、上記第２の多結晶シリコン層の
表面に、高濃度に不純物を有する多結晶シリコン
の厚い第１の熱酸化膜と、上記所定領域の不純物
を有しない多結晶シリコンの薄い第２の熱酸化膜
を形成する工程と、これら熱酸化膜を膜厚差を利
用してマスクなしで選択的に除去し、上記第１の
熱酸化膜のみを一部残存させる工程と、この残存
した第１の熱酸化膜をマスクにして上記マスク層
の側面の第２の多結晶シリコン層を除去する工程
と、これにより側面が露出されたマスク層の直下
以外の上記窒化シリコン層を除去した後、マスク
層を除去する工程を具備することを特徴とする。

したがつて、位置定めが自己整合となり、真性
ベース領域中にエミツタを形成する際の合せ余裕
は全く考慮する必要がないので、ベース領域を縮
小できる。このことは素子の縮小による集積度向
上のみならず、寄生容量の低減化およびベース直
列抵抗の低減化により高速動作を可能にする。ま
た、表面段差を、従来方法によるものと同程度に
して半導体装置（トランジスタ）を形成し得るの
で、多層配線してLSIを作成することも容易であ
る。

また、上記この発明では、不純物濃度差を利用
して第２の多結晶シリコン層の表面に厚さの異な
る熱酸化膜を形成し、その膜厚差を利用して熱酸
化膜を選択的に除去し、残つた熱酸化膜をマスク
として第12の多結晶シリコン層の選択エツチング
を行うようにしたので、この選択エツチングを正
確に行うことができる。すなわち、この方法で
は、第２の多結晶シリコン層中に不純物をイオン
注入した直後に、低温酸化により不純物濃度差を
酸化膜厚差に直接的に変換するものであり、イオ
ン注入と酸化工程の間に活性化アニール等の工程
を含む必要がなく、不純物の拡散による高濃度領
域の拡大を危惧する必要もなく、又、酸化膜のエ
ツチングは制御性に優れているため、膜厚差を利
用した選択除去が容易であり、所望の領域にエツ
チングマスクとなる酸化膜を残存形成することが
可能となる。そして、この正確なエツチングによ
り第２の多結晶シリコン層の選択エツチングを高
精度に行うことができるのであり、その結果、最
終的に基板表面に残存する第２の多結晶シリコン
層（ベース電極ポリシリコン層）と、マスク部分
ひいてはその直下の部分であるエミツタ開窓部間
の距離を充分に正確に保てるようになり、素子の
制御性・再現性を大きく向上させることが可能と
なる。

また、上述したこの発明の実施例によれば、
“上部にひさしを持つマスク層”として、酸化膜
と第１のマスク層の２層膜構造を採用しており、
酸化膜のサイドエツチを制御することで、容易に
“ひさし”を形成できる利点を有している。また、
酸化膜のエツチングは制御性に優れており、所望
のサイドエツチ量を得る事が容易であり、その結
果マスク層下部の寸法、延いてはバイポーラトラ
ンジスタの性能に大きく関与するエミツタ幅を正
確に再現性良く実現できるという大きな効果を有
している。

【図面の簡単な説明】

第１図は従来の半導体集積回路装置の製造方法
を工程順に示す断面図、第２図はこの発明の半導
体装置の製造方法の実施例を工程順に示す断面図
である。 １０１……P^-シリコン基板、１０２……N⁺埋
込層、１０４……Ｎ型エピタキシヤル層、１０９
……窒化膜、１１０……酸化膜、１１１……多結
晶シリコン、１１２……窒化膜、１１４……窒化
膜パターン、１１５，１１６……パターン、１１
７……窒化膜パターン、１１９……多結晶シリコ
ン、１２０，１２１，１２２……第１の熱酸化
膜。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の表面に第１の多結晶シリコン層
   を有し、その上の選択された領域に窒化シリコン
   層を有し、その上に、上部にひさしを持つマスク
   層を有する構造を形成する第１の工程と、上記半
   導体基板の表面上に上記マスク層に沿うごとく第
   ２の多結晶シリコン層を形成する第２の工程と、
   上記マスク層のひさしによりマスクされた所定領
   域以外の第２の多結晶シリコン層に高濃度不純物
   イオンを注入する第３の工程と、酸化処理を加え
   ることにより、上記第２の多結晶シリコン層の表
   面に、高濃度に不純物を有する多結晶シリコンの
   厚い第１の熱酸化膜と、上記所定領域の不純物を
   有しない多結晶シリコンの薄い第２の熱酸化膜を
   形成する第４の工程と、これら熱酸化膜を膜厚差
   を利用してマスクなしで選択的に除去し、上記第
   １の熱酸化膜のみを一部残存させる第５の工程
   と、この残存した第１の熱酸化膜をマスクにして
   上記マスク層の側面の第２の多結晶シリコン層を
   除去する第６の工程と、これにより側面が露出さ
   れたマスク層の直下以外の上記窒化シリコン層を
   除去した後、マスク層を除去する第７の工程とを
   具備することを特徴とする半導体装置の製造方
   法。 ２ 半導体基板の表面に第１の多結晶シリコン層
   を形成する工程と、この第１の多結晶シリコン層
   の表面に窒化シリコン層を形成する工程と、この
   窒化シリコン層の表面に酸化シリコン層を形成す
   る工程と、この酸化シリコン層の表面に、弗酸に
   溶解され難く700℃以上の高温に耐える第１のマ
   スク層を形成する工程と、この第１のマスク層の
   表面に、弗酸に溶解され難く第１のマスク層とは
   喰刻速度差を大ならしめる喰刻方法が存在する第
   ２のマスク層を形成する工程と、この第２のマス
   ク層を選択的に除去して、上記半導体基板の選択
   された表面領域上に、第２のマスク層からなる第
   １のマスク領域を形成する工程と、この第１のマ
   スク領域をマスクとして上記第１のマスク層を選
   択的に除去し、第１のマスク領域の外形より小さ
   い上記第１のマスク層からなる第２のマスク領域
   を形成する工程と、この第２のマスク領域をマス
   クとして上記酸化シリコン層を選択的に除去し、
   上記第２のマスク領域の外形より小さい上記酸化
   シリコン層からなる第３のマスク領域を形成する
   工程と、上記第１のマスク領域直下以外の上記窒
   化シリコン層の表面領域へ高濃度の不純物イオン
   を注入する工程と、上記第１のマスク領域および
   イオン注入された上記窒化シリコン層を除去する
   ことにより、窒化シリコン層を選択された領域に
   残すとともに、その上に第２、第３のマスク領域
   からなる上部にひさしを有するマスク層を完成さ
   せる工程とから第１の工程が構成されることを特
   徴とする特許請求の範囲第１項記載の半導体装置
   の製造方法。 ３ 第１のマスク層が窒化シリコン、第２のマス
   ク層がモリブデンからなることを特徴とする特許
   請求の範囲第２項記載の半導体装置の製造方法。 ４ 第１のマスク層が多結晶シリコン、第２のマ
   スク層が窒化シリコンからなることを特徴とする
   特許請求の範囲第２項記載の半導体装置の製造方
   法。