JPS63261746A - バイポ−ラ型半導体集積回路装置の製造方法 - Google Patents
バイポ−ラ型半導体集積回路装置の製造方法Info
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- JPS63261746A JPS63261746A JP62095358A JP9535887A JPS63261746A JP S63261746 A JPS63261746 A JP S63261746A JP 62095358 A JP62095358 A JP 62095358A JP 9535887 A JP9535887 A JP 9535887A JP S63261746 A JPS63261746 A JP S63261746A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は高集積、高□速動作全可能とするバイポーラ
型半導体集積回路装置の製造方法に関するものである。
型半導体集積回路装置の製造方法に関するものである。
半導体集積回路装置の用途として特に高速動作性を必要
とする分野では、一般にＥＣＬ／ＣＭＬ系のバイポーラ
型半導体集積回路装置が用いられている。ＥＣＬ／ＣＭ
Ｌ系回路においては、消費電力、論理振幅を一定とした
場合、回路を構成する素子、配線の寄生８量およびトラ
ンジスタのペース抵抗、利得帯域幅積によって動作速度
が決定される。このうち、寄生容量の低減には、特に動
作速度への寄与が大きいトランジスタのペース・コレク
タ間の接合容量を低減することが必要であシ、このため
には多結晶シリコンを用いてペース電極を素子領域の外
部に引出しペース面積を縮小することが有効である。ま
た、多結晶シリコン抵抗および金属配線を厚い分離酸化
膜上に形成して、これらの寄生容量を低減する方法が一
般に採用されている。
とする分野では、一般にＥＣＬ／ＣＭＬ系のバイポーラ
型半導体集積回路装置が用いられている。ＥＣＬ／ＣＭ
Ｌ系回路においては、消費電力、論理振幅を一定とした
場合、回路を構成する素子、配線の寄生８量およびトラ
ンジスタのペース抵抗、利得帯域幅積によって動作速度
が決定される。このうち、寄生容量の低減には、特に動
作速度への寄与が大きいトランジスタのペース・コレク
タ間の接合容量を低減することが必要であシ、このため
には多結晶シリコンを用いてペース電極を素子領域の外
部に引出しペース面積を縮小することが有効である。ま
た、多結晶シリコン抵抗および金属配線を厚い分離酸化
膜上に形成して、これらの寄生容量を低減する方法が一
般に採用されている。
−万、ペース抵抗の低減には、不活性ベース層を低抵抗
化して可能な限りエミッタに近接させると共に、エミッ
タを細くしてエミッタ直下の活性ペース層の抵抗を減少
させることが必要である。
化して可能な限りエミッタに近接させると共に、エミッ
タを細くしてエミッタ直下の活性ペース層の抵抗を減少
させることが必要である。
又、利得帯域幅積の向上には、エミッタおよびペース接
合を浅接合化すると共にコレクタのエビタΦシャル層を
薄くすることが有効である。
合を浅接合化すると共にコレクタのエビタΦシャル層を
薄くすることが有効である。
これらの事項を実現することを目的として提案された従
来技術として、特願昭６１−１３１６９８号に開示され
た製造方法を説明する。
来技術として、特願昭６１−１３１６９８号に開示され
た製造方法を説明する。
第３図囚〜■は上記製造方法を説明するための図であり
、ペース抵抗の低減のためにエミッタの両側にペース電
極を設けたダブルベース構造のトランジスタの断面を工
程を追って示したものである。
、ペース抵抗の低減のためにエミッタの両側にペース電
極を設けたダブルベース構造のトランジスタの断面を工
程を追って示したものである。
まず、第３図（４）は素子分離工程後、多結晶シリコン
及び選択酸化マスクを形成した状態を示し、■はＰ−型
シリコン基板、２はＮ＋型埋込層、３はＮ−型エピタキ
シャル層、４は分離酸化膜、５はコレクタ抵抗低減用Ｎ
十型領域、６は多結晶シリコン、７は選択酸化マスクと
なる窒化膜、８は窒化膜７およびそのパターン形成に用
いたレジスト（図示せず）をマスクとして形成した硼素
注入層である。
及び選択酸化マスクを形成した状態を示し、■はＰ−型
シリコン基板、２はＮ＋型埋込層、３はＮ−型エピタキ
シャル層、４は分離酸化膜、５はコレクタ抵抗低減用Ｎ
十型領域、６は多結晶シリコン、７は選択酸化マスクと
なる窒化膜、８は窒化膜７およびそのパターン形成に用
いたレジスト（図示せず）をマスクとして形成した硼素
注入層である。
ここで、多結晶シリコン６を選択酸化し、窒化膜７を除
去したのち残存した多結晶シリコン６の表面を酸化する
と、第３図（Ｂ）の構造となる。多結晶シリコン６ａ〜
６ｄは酸化膜９によって相互に分離され、トランジスタ
の各電極が形成される。
去したのち残存した多結晶シリコン６の表面を酸化する
と、第３図（Ｂ）の構造となる。多結晶シリコン６ａ〜
６ｄは酸化膜９によって相互に分離され、トランジスタ
の各電極が形成される。
又、硼素注入層８はこのときの熱処理で拡散し、不活性
ペースの一部を成す中濃度のＰ型ペース層８となる。
ペースの一部を成す中濃度のＰ型ペース層８となる。
さらに、レジスト（図示せず）をマスクとして、ペース
電極となる多結晶シリコン５ａ、６ｃＫ高濃度の硼素を
イオン注入し、レジスト除去後全面に低濃度の硼素のイ
オン注入を行う。
電極となる多結晶シリコン５ａ、６ｃＫ高濃度の硼素を
イオン注入し、レジスト除去後全面に低濃度の硼素のイ
オン注入を行う。
次に、非酸化性雰囲気中で熱処理を行い、第２図（Ｃ）
のように多結晶シリコンからの拡散で高濃度の不活性ペ
ース１０及び活性ペース１１を形成する。各ペース１０
．１１は中濃度ペース層８によって互いに接続される。
のように多結晶シリコンからの拡散で高濃度の不活性ペ
ース１０及び活性ペース１１を形成する。各ペース１０
．１１は中濃度ペース層８によって互いに接続される。
次に、酸化膜９にコンタクトホール９ａを開窓する。
次に、第２図（２）に示すように、コンタクトホール９
ａに露出した多結晶シリコン６８〜６ｄの表面を薄く酸
化し次のち、レジスト（図示せず）をマスクとして多結
晶シリコン６ｂ 、６ｄに砒素全イオン注入し、熱処理
を行ってエミッタ１２を形成する。
ａに露出した多結晶シリコン６８〜６ｄの表面を薄く酸
化し次のち、レジスト（図示せず）をマスクとして多結
晶シリコン６ｂ 、６ｄに砒素全イオン注入し、熱処理
を行ってエミッタ１２を形成する。
次に、多結晶シリコン６ａ〜６ｄの薄い酸化膜を除去し
、第３図■のようにそれぞれに金属電極１３ａ〜１３．
ｄを形成する。
、第３図■のようにそれぞれに金属電極１３ａ〜１３．
ｄを形成する。
上記した従来方法では、活性ペース１１とエミッタ１２
の接合を浅く形成することができ、かなり高性能のトラ
ンジスタを得ることができる。
の接合を浅く形成することができ、かなり高性能のトラ
ンジスタを得ることができる。
しかしながら、上記した従来の製造方法においては、高
濃度不活性ペース１０とエミッタ１２の間に介在する中
濃度ペース８をあまり低抵抗化できないため、ペース抵
抗の低減が妨げられる。又、中濃度ペース８はエミッタ
１２の下にまわり込み活性ペース１１を狭めるため、エ
ミッタ１２からペースに注入されるキャリアの再結合成
分が大きく、電流増幅率を高めることが難かしい。この
傾向は素子寸法の縮小に伴いますます顕著になるため、
微細化による寄生容量の低減に限界がある。
濃度不活性ペース１０とエミッタ１２の間に介在する中
濃度ペース８をあまり低抵抗化できないため、ペース抵
抗の低減が妨げられる。又、中濃度ペース８はエミッタ
１２の下にまわり込み活性ペース１１を狭めるため、エ
ミッタ１２からペースに注入されるキャリアの再結合成
分が大きく、電流増幅率を高めることが難かしい。この
傾向は素子寸法の縮小に伴いますます顕著になるため、
微細化による寄生容量の低減に限界がある。
さらに、中濃度ペース８の接合が深いためエピタキシャ
ル層の薄膜化にも限界があり、利得帯域幅積の向上を阻
害している。
ル層の薄膜化にも限界があり、利得帯域幅積の向上を阻
害している。
以上の問題点はすべて中濃度ペース８に起因し、動作速
度を制限している。
度を制限している。
この発明は上記した問題点を除去するために成されたも
のであり、ペース抵抗、寄生容量の低減。
のであり、ペース抵抗、寄生容量の低減。
電流増幅率、利得帯域幅積の向上、さらに微細化とエピ
タキシャル層の薄膜化を可能とする高速動作性に優れた
バイポーラ型半導体集積回路装置の製造方法を得ること
ｔ目的とする。
タキシャル層の薄膜化を可能とする高速動作性に優れた
バイポーラ型半導体集積回路装置の製造方法を得ること
ｔ目的とする。
この発明はバイ−−ラ型半導体集積回路装置の製造方法
において、第１の多結晶シリコンの選択酸化によってペ
ース電極を形成し、この多結晶シリコンに第２導電型不
純物（高濃度の硼素）を導入し、エミッタ形成領域の多
結晶シリコン酸化膜を除去したのち除去領域内壁を酸化
すると共に多結晶シリコンから第２導電型の第１領域（
高濃度不活性ベース）を拡散形成し、また第２導電型不
純物の導入により第１領域に延在する第２領域（活性ペ
ース）を形成する。その後、全表面にＣＶＤ酸化膜と第
２の多結晶シリコン全積層し、反応性イオンエツチング
により第２の多結晶シリコンを側壁に残して第１４電型
の第３の領域（エミッタ）を開口する。次に、第３の多
結晶シリコンを形成して第１導電型不純物（砒素）を拡
散して第３の領域を形成し、多結晶シリコンの表面をシ
リサイド化する。
において、第１の多結晶シリコンの選択酸化によってペ
ース電極を形成し、この多結晶シリコンに第２導電型不
純物（高濃度の硼素）を導入し、エミッタ形成領域の多
結晶シリコン酸化膜を除去したのち除去領域内壁を酸化
すると共に多結晶シリコンから第２導電型の第１領域（
高濃度不活性ベース）を拡散形成し、また第２導電型不
純物の導入により第１領域に延在する第２領域（活性ペ
ース）を形成する。その後、全表面にＣＶＤ酸化膜と第
２の多結晶シリコン全積層し、反応性イオンエツチング
により第２の多結晶シリコンを側壁に残して第１４電型
の第３の領域（エミッタ）を開口する。次に、第３の多
結晶シリコンを形成して第１導電型不純物（砒素）を拡
散して第３の領域を形成し、多結晶シリコンの表面をシ
リサイド化する。
この発明によれば、第１領域（高濃度不活性ペース）と
第３領域（エミッタ）が近接し、ペース引き出し電極も
シリサイド化されるので、ペース抵抗が著しく減少し、
ペース面積も減少するため、ペース・コレクタ接合容量
が減少する。更に、接合の深い中濃度ペースを廃したこ
とにより、微細化・エピタキシャル層の薄膜化が可能と
なり、利得帯域幅積も向上する。
第３領域（エミッタ）が近接し、ペース引き出し電極も
シリサイド化されるので、ペース抵抗が著しく減少し、
ペース面積も減少するため、ペース・コレクタ接合容量
が減少する。更に、接合の深い中濃度ペースを廃したこ
とにより、微細化・エピタキシャル層の薄膜化が可能と
なり、利得帯域幅積も向上する。
以下、この発明の実施例を図面とともに説明する。第１
図囚〜■はこの発明の一実施例の工程断面図である。又
、第２図（ａ）〜（ｆ）は第１図Ω〜■の間の工程を詳
細に説明するためのペース及びエミッタ鎖酸周辺の拡大
図である。なお、第１図では図面が煩雑になるのを避け
るため、一部の膜が省略されている。
図囚〜■はこの発明の一実施例の工程断面図である。又
、第２図（ａ）〜（ｆ）は第１図Ω〜■の間の工程を詳
細に説明するためのペース及びエミッタ鎖酸周辺の拡大
図である。なお、第１図では図面が煩雑になるのを避け
るため、一部の膜が省略されている。
第１図（４）は素子分離後約３０００人の多結晶シリコ
ン全形成し、表面ｔ−２００λ程度酸化（図示せず）し
たのち、 １０００〜２０００＾の窒化Ｍをベース電
極及びコレクタ電極を形成する部分に選択的に形成した
状態全量し、ｌはＰ−型シリコン基板、２はシリコン基
板１上に形成されたＮ＋Ｗ！込拡散層、３は埋込拡散層
２上に形成されたＮ−型エピタキシャル層、４はシリコ
ン基板ｌおよび埋込拡散層２上に形成した素子分離酸化
膜、６はエピタキシャル層３および素子分離酸化膜４上
に形成した多結晶シリコン、７は多結晶シリコン６上に
形成した窒化膜である。
ン全形成し、表面ｔ−２００λ程度酸化（図示せず）し
たのち、 １０００〜２０００＾の窒化Ｍをベース電
極及びコレクタ電極を形成する部分に選択的に形成した
状態全量し、ｌはＰ−型シリコン基板、２はシリコン基
板１上に形成されたＮ＋Ｗ！込拡散層、３は埋込拡散層
２上に形成されたＮ−型エピタキシャル層、４はシリコ
ン基板ｌおよび埋込拡散層２上に形成した素子分離酸化
膜、６はエピタキシャル層３および素子分離酸化膜４上
に形成した多結晶シリコン、７は多結晶シリコン６上に
形成した窒化膜である。
次に、第１図（Ｂ）に示すように多結晶シリコン６を選
択酸化し、多結晶シリコン６ａ、６ｃ、６ｄを形成する
。９は多結晶シリコン６の酸化膜である。次に、コレク
タ電極上の窒化膜７を選択的に除去し、コレクタ電極多
結晶シリコン６ｄに燐をイオン注入し、熱処理を行って
コレクタ抵抗低減用Ｎ十型領域５を形成する。その後、
ペース電極多結晶シリコン６ａ、６ｃに窒化膜７を介し
て硼素を１〜５ ｘ １０１５ｃ！ｎ−２程度のイオン
注入を行い、９００℃程度の温度でアニールを行ってペ
ース電極多結晶シリコン６ａ、６ｃ中の硼素濃度を均一
化する。
択酸化し、多結晶シリコン６ａ、６ｃ、６ｄを形成する
。９は多結晶シリコン６の酸化膜である。次に、コレク
タ電極上の窒化膜７を選択的に除去し、コレクタ電極多
結晶シリコン６ｄに燐をイオン注入し、熱処理を行って
コレクタ抵抗低減用Ｎ十型領域５を形成する。その後、
ペース電極多結晶シリコン６ａ、６ｃに窒化膜７を介し
て硼素を１〜５ ｘ １０１５ｃ！ｎ−２程度のイオン
注入を行い、９００℃程度の温度でアニールを行ってペ
ース電極多結晶シリコン６ａ、６ｃ中の硼素濃度を均一
化する。
次いで、多結晶シリコン酸化膜９のエミッタ形成領域９
ｂを選択的に除去し、内壁を酸化して２００λ程度の内
壁酸化膜１４を形成する。さらに、多結晶シリコン６ａ
、６ｃからの拡散によりＰ＋型の不活性ペース１０が形
成される。この状態を第１図（Ｃ）および第２図（ａ）
に示す。
ｂを選択的に除去し、内壁を酸化して２００λ程度の内
壁酸化膜１４を形成する。さらに、多結晶シリコン６ａ
、６ｃからの拡散によりＰ＋型の不活性ペース１０が形
成される。この状態を第１図（Ｃ）および第２図（ａ）
に示す。
次に、ＢＦ、をｌ〜５Ｘ１０１３α−２程度イオン注入
して活性ベース１１を形成したのち、第１図（２）およ
び第２図（ｂ）に示すように全面に１０００λ程度の酸
化膜１５と２０００λ程度の多結晶シリコン１６をＣＶ
Ｄで形成する。なお、第１図０ではＣＶＤ酸化膜１５は
省略されている。
して活性ベース１１を形成したのち、第１図（２）およ
び第２図（ｂ）に示すように全面に１０００λ程度の酸
化膜１５と２０００λ程度の多結晶シリコン１６をＣＶ
Ｄで形成する。なお、第１図０ではＣＶＤ酸化膜１５は
省略されている。
次に、反応性イオンエツチングを用いて多Ｉｌｌ 晶シ
リコン１６をエツチングし、さらに酸化膜１４゜１５の
エツチングを行い、第１図■、第２図（Ｃ）のようにエ
ミッタの開口を行う。多結晶シリコン１６とＣＶＤ酸化
膜１５は第２図（Ｃ）のように側壁のみに残り、窒化膜
７の開口部よりも狭いエミッタがセルファラインで開口
される。又、同時に第１図（２）のようにコレクタ電極
多結晶シリコン６ｄが露出する。
リコン１６をエツチングし、さらに酸化膜１４゜１５の
エツチングを行い、第１図■、第２図（Ｃ）のようにエ
ミッタの開口を行う。多結晶シリコン１６とＣＶＤ酸化
膜１５は第２図（Ｃ）のように側壁のみに残り、窒化膜
７の開口部よりも狭いエミッタがセルファラインで開口
される。又、同時に第１図（２）のようにコレクタ電極
多結晶シリコン６ｄが露出する。
次に、第２図（ｄ）に示すように全面に３０００λ程度
の多結晶シリコン１７を堆積し、表面を２００λ程度酸
化したのち砒素を１０１６ｃｍ−２程度イオン注入する
。
の多結晶シリコン１７を堆積し、表面を２００λ程度酸
化したのち砒素を１０１６ｃｍ−２程度イオン注入する
。
次に、第２図＜ｅ）に示すように酸化膜１８．多結晶シ
リコン１７、窒化膜７をエツチングし、熱処理により多
結晶シリコン１７からの拡散で活性ペース１１中にエミ
ッタ１２を形成する。
リコン１７、窒化膜７をエツチングし、熱処理により多
結晶シリコン１７からの拡散で活性ペース１１中にエミ
ッタ１２を形成する。
次に、多結晶シリコン６ａ、６ｃ、１７の表面の薄い酸
化膜を除去後、白金を蒸着し熱処理を行って多結晶シリ
コン表面に白金シリサイド１９を形成する。抵抗上など
シリサイド化しない部分には上記薄い酸化膜を残してお
く。酸化、膜上に未反応のまま残った白金は王水によっ
て除去する。その後、第２図（ｆ）に示すように全面に
ＣＶＤ酸化膜２０を堆積する。
化膜を除去後、白金を蒸着し熱処理を行って多結晶シリ
コン表面に白金シリサイド１９を形成する。抵抗上など
シリサイド化しない部分には上記薄い酸化膜を残してお
く。酸化、膜上に未反応のまま残った白金は王水によっ
て除去する。その後、第２図（ｆ）に示すように全面に
ＣＶＤ酸化膜２０を堆積する。
最後に、第１図■のようにコンタクトホールを開口し、
金属電極配線１３の形成を行う。
金属電極配線１３の形成を行う。
以上のようにこの発明の製造方法によれば、多結晶シリ
コンの選択酸化領域にエミッタを形成し、該酸化領域に
隣接する残存多結晶シリコンからの拡散により高濃度不
活性ペースを形成するので、高濃反不活性ペースとエミ
ッタとの間隔を著しく縮小することができ、また最小設
計寸法よりも幅の狭いエミッタ金谷易に形成することが
でき、さらにペース電極を素子領域の外部に引き出す多
結晶シリコンの表面はエミッタの近傍までシリサイド化
により低抵抗化されている。従って、ペース抵抗は従来
の製法に比べて著しく低減される。
コンの選択酸化領域にエミッタを形成し、該酸化領域に
隣接する残存多結晶シリコンからの拡散により高濃度不
活性ペースを形成するので、高濃反不活性ペースとエミ
ッタとの間隔を著しく縮小することができ、また最小設
計寸法よりも幅の狭いエミッタ金谷易に形成することが
でき、さらにペース電極を素子領域の外部に引き出す多
結晶シリコンの表面はエミッタの近傍までシリサイド化
により低抵抗化されている。従って、ペース抵抗は従来
の製法に比べて著しく低減される。
父、従来のＭ法ではエミッタ、中濃度ペース、高濃度不
活性ペースそれぞれの幅を共に最小設計寸法とじ之場合
、ペース領域全体の幅はその最小設計寸法の５倍となる
のに対して、この発明においては最小設計寸法の３倍で
よい。従って、ペース・コレクタ接合容量を従来の６０
Ｘ程度に減少させることができる。又、従来ではエミッ
タと中濃度ペースの接合面積が大きかったが、この発明
ではエミッタ接合のほとんどまたは全てが低濃度の活性
ペースとの接合でおり、エミツタ幅も従来よシ細くでき
る九め、エミッタ・ペース接合容量も減少する。
活性ペースそれぞれの幅を共に最小設計寸法とじ之場合
、ペース領域全体の幅はその最小設計寸法の５倍となる
のに対して、この発明においては最小設計寸法の３倍で
よい。従って、ペース・コレクタ接合容量を従来の６０
Ｘ程度に減少させることができる。又、従来ではエミッ
タと中濃度ペースの接合面積が大きかったが、この発明
ではエミッタ接合のほとんどまたは全てが低濃度の活性
ペースとの接合でおり、エミツタ幅も従来よシ細くでき
る九め、エミッタ・ペース接合容量も減少する。
又、従来の製法では中濃度ペース接合が深くエピタキシ
ャル層の薄膜化が制限されていたが、この発明では最大
接合深さを０．３μｍ以下にすることができるので、エ
ピタキシャル層を１μｍ４たけそれ以下に薄膜化するこ
とができ、キャリアのコレクタ空乏層走行時間が短縮す
る。又、上述の接合容量の減少によりコレクタ時定数、
エミッタ時定数が短縮し、これらにより利得帯域幅積を
向上させることができる。又、上記のようにトランジス
タのペース抵抗、寄生容量を低減し、利得帯域幅積を向
上させることができるので、著しい高速代金達成するこ
とができる。
ャル層の薄膜化が制限されていたが、この発明では最大
接合深さを０．３μｍ以下にすることができるので、エ
ピタキシャル層を１μｍ４たけそれ以下に薄膜化するこ
とができ、キャリアのコレクタ空乏層走行時間が短縮す
る。又、上述の接合容量の減少によりコレクタ時定数、
エミッタ時定数が短縮し、これらにより利得帯域幅積を
向上させることができる。又、上記のようにトランジス
タのペース抵抗、寄生容量を低減し、利得帯域幅積を向
上させることができるので、著しい高速代金達成するこ
とができる。
さらに、従来の方法では中濃度ペースのエミッタ直下へ
のまわり込みにより、設計寸法の縮小に伴いエミッタに
対する活性ベースの面積比が減少し、実効（平均）ベー
ス幅が増大するため、高い電流増幅率、高い利得帯域幅
槓全得ることが困難になる欠点がめったが、この発明に
よれば不活性ペースのエミッタ直下への１わり込みがほ
とんどないため、微細化に適した構造となっている。
のまわり込みにより、設計寸法の縮小に伴いエミッタに
対する活性ベースの面積比が減少し、実効（平均）ベー
ス幅が増大するため、高い電流増幅率、高い利得帯域幅
槓全得ることが困難になる欠点がめったが、この発明に
よれば不活性ペースのエミッタ直下への１わり込みがほ
とんどないため、微細化に適した構造となっている。
又、従来の製法ではエピタキシャル層表面には全て硼素
が導入されるため、横型ＰＮＰトランジスタを形成する
には特別の工程を付加する必要があったが、この発明で
は多結晶シリコン間の酸化膜を残存させる（第１図（Ｂ
）から（Ｃ）への工程）ことにより、ＮＰＮトランヅス
タと同じ工程で横型ＰＮＰトランソスタを形成すること
ができる。
が導入されるため、横型ＰＮＰトランジスタを形成する
には特別の工程を付加する必要があったが、この発明で
は多結晶シリコン間の酸化膜を残存させる（第１図（Ｂ
）から（Ｃ）への工程）ことにより、ＮＰＮトランヅス
タと同じ工程で横型ＰＮＰトランソスタを形成すること
ができる。
又、この発明では多結晶シリコン抵抗としてベース電極
と同時形成するものに加え、エミッタと同時形成の抵抗
を使用できる利点がある。さらに、短い配線には表面を
シリサイド化した多結晶シリコンを使用できるため設計
の自由度が増大する。
と同時形成するものに加え、エミッタと同時形成の抵抗
を使用できる利点がある。さらに、短い配線には表面を
シリサイド化した多結晶シリコンを使用できるため設計
の自由度が増大する。
以上のようにこの発明によれば、 ＥＣＬ／ＣＭＬ系回
路の動作速度を著しく向上させるのみならず、横型ＰＮ
Ｐ トランジスタ全多用するＴＴＬ系回路ヤアナログ（
リニヤ）回路など高集積かつ高速のバイポーラ型半導体
集積回路装置の製造方法として広範な応用分野を有する
ものである。
路の動作速度を著しく向上させるのみならず、横型ＰＮ
Ｐ トランジスタ全多用するＴＴＬ系回路ヤアナログ（
リニヤ）回路など高集積かつ高速のバイポーラ型半導体
集積回路装置の製造方法として広範な応用分野を有する
ものである。
第１図（４）〜■はこの発明の一実施例の工程断面図、
第２図（ａ）〜（ｆ）はこの発明の一実施例の部分詳細
工程断面図、第３図（４）〜■は従来方法の工程断面図
である。 ｌ・・・Ｐ−型シリコン基板、２・・・Ｎ＋型埋込拡散
層、３・・・Ｎ−型エピタキシャル層、４・・・素子分
離酸化膜、５・・・コレクタ抵抗低減用Ｎ＋型領域％
６，１６．１７・・・多結晶シリコン、６ａ、６ｃ・
・・ベース電極多結晶シリコン、６ｄ・・・コレクタ電
極多結晶シリコン、７・・・窒化膜、９・・・多結晶シ
リコン酸化膜、１０・・・不活性ペース、１１・・・活
性ペース、１２・・・エミッタ、１３・・・金属電極配
線ｓ ｔ ４・・・内壁酸化膜、１５・・・ＣＶＤ酸
化膜、１９・・・白金シリサイド。 ；Ｆ発明７汰の工本呈ｖｒ面図 第１図 ３ Ｎ−２工ピタｉンマル層 ６ ’ ＦｙＮ晶ソ１コン ロａ、６ｃ べ一人ｔ↑る力ｇ晶シ１１コン９ ゛
汐孝協ｚｉシリコンのｅ１２イし４鶴ＩＯ＋４ンｔ、
惰べ一人 ／４’Ｆ７１！！較イロｎ央 不発＋１ｒ’ｊ＾汰の工す！断面区 第１図 ）発Ｂハも人の部分評追工手工肪珈図 第２図 ３ Ｎ−１工Ｉ：＠りｔン亨ル１ ４ 雫３０難偽斐イロ７１１笑 ６偽６Ｃへ°−人を子に角１冶らシ１１コンｙ ：
ｇｓｔ戸暎 ｌＯ坏シ占・ａべ一人 １１’５台−Ｆ’Ｌべ一人 ｔ２ エミ７り ７４ ｒｋｌ’ｅｆｌＱイし、ｈ斐１５
０Ｖｐ己交イロヘ灸 １９ ・ 白金シリすイト 杢１芒ＥｒＩ方法の郡イを君羊ポ田工零！析酋図第２図 ］疋釆７う太のニオ呈前ｉ図 第３図 イ疋米ｆ汰つ工↑ヱ１＋面図 第３図
第２図（ａ）〜（ｆ）はこの発明の一実施例の部分詳細
工程断面図、第３図（４）〜■は従来方法の工程断面図
である。 ｌ・・・Ｐ−型シリコン基板、２・・・Ｎ＋型埋込拡散
層、３・・・Ｎ−型エピタキシャル層、４・・・素子分
離酸化膜、５・・・コレクタ抵抗低減用Ｎ＋型領域％
６，１６．１７・・・多結晶シリコン、６ａ、６ｃ・
・・ベース電極多結晶シリコン、６ｄ・・・コレクタ電
極多結晶シリコン、７・・・窒化膜、９・・・多結晶シ
リコン酸化膜、１０・・・不活性ペース、１１・・・活
性ペース、１２・・・エミッタ、１３・・・金属電極配
線ｓ ｔ ４・・・内壁酸化膜、１５・・・ＣＶＤ酸
化膜、１９・・・白金シリサイド。 ；Ｆ発明７汰の工本呈ｖｒ面図 第１図 ３ Ｎ−２工ピタｉンマル層 ６ ’ ＦｙＮ晶ソ１コン ロａ、６ｃ べ一人ｔ↑る力ｇ晶シ１１コン９ ゛
汐孝協ｚｉシリコンのｅ１２イし４鶴ＩＯ＋４ンｔ、
惰べ一人 ／４’Ｆ７１！！較イロｎ央 不発＋１ｒ’ｊ＾汰の工す！断面区 第１図 ）発Ｂハも人の部分評追工手工肪珈図 第２図 ３ Ｎ−１工Ｉ：＠りｔン亨ル１ ４ 雫３０難偽斐イロ７１１笑 ６偽６Ｃへ°−人を子に角１冶らシ１１コンｙ ：
ｇｓｔ戸暎 ｌＯ坏シ占・ａべ一人 １１’５台−Ｆ’Ｌべ一人 ｔ２ エミ７り ７４ ｒｋｌ’ｅｆｌＱイし、ｈ斐１５
０Ｖｐ己交イロヘ灸 １９ ・ 白金シリすイト 杢１芒ＥｒＩ方法の郡イを君羊ポ田工零！析酋図第２図 ］疋釆７う太のニオ呈前ｉ図 第３図 イ疋米ｆ汰つ工↑ヱ１＋面図 第３図
Claims (3)
- （１）（ａ）一主面に第１導電型の島領域を有するシリ
コン基体に第１の多結晶シリコンを堆積し、該多結晶シ
リコンの選択された表面に耐酸化性膜を形成する工程と
、 （ｂ）第１の多結晶シリコンを耐酸化性膜をマスクとし
て選択酸化し、残存した第１の多結晶シリコンの少なく
とも一部に上記耐酸化性膜を介して第２導電型不純物を
導入する工程と、 （ｃ）第１の多結晶シリコン酸化膜の一部を選択的に除
去し上記島領域の一部を露出する工程と、 （ｄ）露出された上記島領域の表面と第１の多結晶シリ
コンの側壁に薄い酸化膜を形成し、露出されない上記島
領域に第２導電型の第１領域を形成する工程と、 （ｅ）上記薄い酸化膜を介して上記島領域に第２導電型
不純物を導入し、上記第１領域に延在する第２導電型の
第２領域を形成する工程と、 （ｆ）全面にＣＶＤ酸化膜と第２の多結晶シリコンを形
成し、異方性エッチングにより第１の多結晶シリコン酸
化膜の除去領域の側壁部のみに第２の多結晶シリコンを
残存させる工程と、 （ｇ）露出したＣＶＤ酸化膜と上記薄い酸化膜をエッチ
ングし、上記第２領域を露出する工程と、 （ｈ）第３の多結晶シリコンを選択的に形成し、この第
３の多結晶シリコンから第１導電型不純物を拡散し、上
記第２領域内に第１導電型の第３領域を形成する工程と
、 （ｉ）少なくとも第１の多結晶シリコンの一部表面に金
属シリサイド層を形成する工程 を備えたことを特徴とするバイポーラ型半導体集積回路
装置の製造方法。 - （２）第１導電塵をＮ型、第２導電型をＰ型、第１導電
型不純物を砒素、第２導電型不純物を硼素または硼素を
含む化合物としたことを特徴とする特許請求の範囲第１
項記載のバイポーラ型半導体集積回路装置の製造方法。 - （３）金属シリサイド層を白金シリサイド層としたこと
を特徴とする特許請求の範囲第１項または第２項記載の
バイポーラ型半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095358A JPS63261746A (ja) | 1987-04-20 | 1987-04-20 | バイポ−ラ型半導体集積回路装置の製造方法 |
| US07/183,883 US4873200A (en) | 1987-04-20 | 1988-04-20 | Method of fabricating a bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095358A JPS63261746A (ja) | 1987-04-20 | 1987-04-20 | バイポ−ラ型半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63261746A true JPS63261746A (ja) | 1988-10-28 |
Family
ID=14135421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095358A Pending JPS63261746A (ja) | 1987-04-20 | 1987-04-20 | バイポ−ラ型半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4873200A (ja) |
| JP (1) | JPS63261746A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990013916A1 (en) * | 1989-05-10 | 1990-11-15 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor devices |
| US5037768A (en) * | 1990-02-12 | 1991-08-06 | Motorola, Inc. | Method of fabricating a double polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors |
| JPH04116833A (ja) * | 1990-09-06 | 1992-04-17 | Mitsubishi Electric Corp | バイポーラトランジスタの製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748420B2 (ja) * | 1988-08-12 | 1998-05-06 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
| JPH03198371A (ja) * | 1989-12-27 | 1991-08-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3011729B2 (ja) * | 1990-01-16 | 2000-02-21 | 沖電気工業株式会社 | バイポーラ型半導体集積回路装置の製造方法 |
| US5447763A (en) * | 1990-08-17 | 1995-09-05 | Ion Systems, Inc. | Silicon ion emitter electrodes |
| FR2679379B1 (fr) * | 1991-07-16 | 1997-04-25 | Thomson Composants Militaires | Procede de fabrication de circuits integres avec electrodes tres etroites. |
| WO2001006554A1 (de) * | 1999-07-01 | 2001-01-25 | Infineon Technologies Ag | Verfahren zur herstellung von silizierten polysiliziumkontakten in integrierten halbleiterstrukturen |
| JP2004503091A (ja) * | 2000-07-03 | 2004-01-29 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイポーラトランジスタ半導体デバイスの製造方法 |
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| US11264470B2 (en) * | 2020-02-27 | 2022-03-01 | Globalfoundries U.S. Inc. | Lateral bipolar junction transistor device and method of making such a device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2946963A1 (de) * | 1979-11-21 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Schnelle bipolare transistoren |
| JPH0622238B2 (ja) * | 1985-10-02 | 1994-03-23 | 沖電気工業株式会社 | バイポ−ラ型半導体集積回路装置の製造方法 |
| US4812417A (en) * | 1986-07-30 | 1989-03-14 | Mitsubishi Denki Kabushiki Kaisha | Method of making self aligned external and active base regions in I.C. processing |
| JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1987
- 1987-04-20 JP JP62095358A patent/JPS63261746A/ja active Pending
-
1988
- 1988-04-20 US US07/183,883 patent/US4873200A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990013916A1 (en) * | 1989-05-10 | 1990-11-15 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor devices |
| EP0428738A1 (en) * | 1989-05-10 | 1991-05-29 | Oki Electric Industry Company, Limited | Method of making complementary semiconductor integrated circuit devices |
| EP0428738A4 (en) * | 1989-05-10 | 1991-07-24 | Oki Electric Industry Company, Limited | Method of fabricating semiconductor devices |
| US5219768A (en) * | 1989-05-10 | 1993-06-15 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor device |
| US5037768A (en) * | 1990-02-12 | 1991-08-06 | Motorola, Inc. | Method of fabricating a double polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors |
| JPH04116833A (ja) * | 1990-09-06 | 1992-04-17 | Mitsubishi Electric Corp | バイポーラトランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4873200A (en) | 1989-10-10 |
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