JP3190324B2

JP3190324B2 - 半導体集積回路装置の製造方法

Info

Publication number: JP3190324B2
Application number: JP04564590A
Authority: JP
Inventors: 淑之山田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-02-28
Filing date: 1990-02-28
Publication date: 2001-07-23
Anticipated expiration: 2016-07-23
Also published as: JPH03250630A

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、高速・高集積半導体集積回路における能
動素子の製造に際し、コンタクトホトリソ工程の簡略化
を期するとともに、金属配線の段切れを防止することが
できるようにしたバイポーラ型半導体集積回路装置の製
造方法に嫁するものである。

（従来の技術）半導体集積回路装置の用途として特に高速動作性を必
要とする分野では、一般にECL/CML（Emitter Coupled L
ogic/Current Mode Logic）系のバイポーラ型半導体集
積回路装置が用いられている。

ECL/CML系回路においては、消費電力、論理振幅を一
定とした場合、回路を構成する素子、配線の寄生容量お
よびトランジスタのベース抵抗、利得帯域幅積によって
動作速度が決定される。

このうち、寄生容量の低減には、特に動作速度への寄
与が大きいトランジスタのベース・コレクタ間の接合容
量を低減することが必要である。

このためには、多結晶シリコンを用いてベース電極を
素子領域の外部に引き出し、ベース面積を縮小すること
が有効である。

また、多結晶シリコン抵抗および金属配線を厚い分離
酸化膜上に形成して、これらの寄生容量を低減する方法
が一般に採用されている。

一方、ベース抵抗の低減には、不活性ベース層を低抵
抗化して可能な限りエミッタを細くして、エミッタ直下
の活性ベース層の抵抗を減少させることが必要である。

また、利得帯域幅積の向上には、エミッタおよびベー
ス接合を浅接合化するとともに、コレクタのエピタキシ
ャル層を薄くすることが有効である。

これらの事項を実現することを目的として提案された
特願昭62−095358号明細書に記載された先願のバイポー
ラ型半導体回路装置の製造方法を、第３図（Ａ）〜第３
図（Ｆ）および第４図（ａ）〜第４図（ｆ）について説
明する。

第３図（Ａ）〜（Ｆ）は、工程断面図であり、また第
４図（ａ）〜第４図（ｆ）は第３図（Ｃ）〜第３図
（Ｆ）の間の工程を詳細に説明するためのベースおよび
エミッタ領域周辺の拡大図である。なお、第３図では、
図面が煩雑になるのを避けるため、一部の膜が省略され
ている。

まず、第３図（Ａ）に示すように、P^-型のシリコン基
板201上にN⁺型埋込拡散層202を形成した後、このシリコ
ン基板201とN⁺型埋込拡散層202上に素子分離酸化膜204
を形成する。

この素子分離酸化膜204の形成後、N⁺型埋込拡散層202
上にN^-型エピタキシャル層203を形成し、その後N^-型エ
ピタキシャル層203上および素子分離酸化膜204上に約30
00Åの多結晶シリコン206を形成し、この多結晶シリコ
ン206の表面を2000Å程度酸化（図示せず）した後、100
0〜2000Åの窒化膜207をベース電極およびコレクタ電極
を形成する部分に選択的に形成する。

次に、第３図（Ｂ）に示すように、多結晶シリコン20
6を選択酸化し、ベース電極多結晶シリコン206a,206c、
コレクタ電極多結晶シリコン206dを形成する。209は多
結晶シリコン酸化膜である。

次に、第３図（Ｃ）に示すように、コレクタ電極上の
窒化膜207を選択的に除去し、コレクタ電極多結晶シリ
コン206dに燐をイオン注入し、熱処理を行なって、コレ
クタ抵抗低減用N⁺型領域205を形成する。

その後、ベース電極多結晶シリコン206a,206cに窒化
膜を介して硼素を１〜５×10¹⁵cm^-2程度にイオン注入を
行ない、900℃程度の温度でアニールを行なって、ベー
ス電極多結晶シリコン206a,206c中の硼素濃度を均一化
する。

次いで、多結晶シリコン酸化膜209のエミッタ形成領
域209bを選択的に除去し、第４図（ａ）より明らかなよ
うに、内壁を酸化して200Å程度の内壁酸化膜214を形成
する。

さらに、ベース多結晶シリコン206a,206cからの拡散
によりP⁺型の不活性ベース210が形成される。

次に、第３図（Ｄ）および第４図（ｂ）に示すよう
に、BF₂を１〜５×10¹³cm^-2程度イオン注入して活性ベ
ース211を形成した後、全面に1000Å程度の酸化膜215と
2000Å程度の多結晶シリコン216をCVDで形成する。な
お、第３図（Ｄ）ではCVD酸化膜215は省略されている。

次に、第４図（ｃ）より明らかなように、反応性イオ
ンエッチングを用いて、多結晶シリコン216をエッチン
グし、さらに内壁酸化膜214、酸化膜215のエッチングを
行ない、第３図（Ｅ），第４図（ｃ）のように、エミッ
タの開口を行なう。多結晶シリコン216とCVDによる酸化
膜215は第４図（ｃ）のように側壁のみに残り、窒化膜2
07の開口部よりも狭いエミッタがセルフアラインで開口
される。

また、同時に第３図（Ｅ）のようにコレクタ多結晶シ
リコン206dが露出する。

次に、第４図（ｄ）に示すように、全面に3000Å程度
の多結晶シリコン217を堆積し、その表面を2000Å程度
酸化して酸化膜218を形成した後、砒素を10¹⁶cm^-2程度
イオン注入する。

次に、第４図（ｅ）に示すように、ベース・エミッタ
形成領域以外の酸化膜218、多結晶シリコン217をエッチ
ングし、そのエッチング断面を100Å程度酸化し、ベー
ス電極上の窒化膜207を除去し、全表面に2000Å程度の
酸化膜220をCVDで形成する。

この後、熱処理により多結晶シリコン217からの拡散
で活性ベース211中にエミッタ212を形成する。

次に、第３図（Ｆ），第４図（ｆ）に示すように、エ
ミッタ，ベース，コレクタの電極上の酸化膜220を選択
的に除去した後、全面に白金を蒸着し、熱処理を行なっ
て、多結晶シリコン217の表面に白金シリサイド219を形
成する。

酸化膜220上に未反応のまま残った白金は王水によっ
て除去する。この後、第３図（Ｆ）より明らかなよう
に、金属電極配線213の形成を行なう。

以上のように上記従来の製造方法によれば、多結晶シ
リコン206の選択酸化領域にエミッタ212を形成し、この
選択酸化領域に隣接する残存した多結晶シリコンからの
拡散により高濃度の不活性ベース210を形成するので、
高濃度の不活性ベース210と、エミッタ212との間隔を著
しく縮小することができ、また最小設計寸法よりも狭い
エミッタを容易に形成することができる。

さらに、ベース領域全体の幅は最小設計寸法の３倍で
よいため、ベース・コレクタ接合容量を低減する事がで
きる。

加えてエミッタ接合の殆ど全てが、低濃度の活性ベー
ス211との接合であり、エミッタ幅の縮小と相まってエ
ミッタ・ベース接合容量も減少されるとともに、最大接
合付加さを0.3μｍ以下にすることができるので、N^-型
エピタキシャル層203を１μｍまたはそれ以下に薄膜化
することができ、キャリアのコレクタ空乏層走行時間が
短縮する。

また、上述の接合容量の減少により、コレクタ時定
数、エミッタ時定数が短縮し、これらにより利得帯域幅
積を向上させることができる。

さらに、上記のようにトランジスタのベース抵抗、寄
生容量を低減し、利得帯域幅積を向上させることができ
るので、著しい高速化を達成することができるという特
徴を有していた。

（発明が解決しようとする課題）しかしながら、以上述べた先願の製造方法では、前記
第３図（Ｆ）において示されたように、エミッタ電極用
の多結晶シリコン217とベース電極多結晶シリコン206a,
206cに高低差を生じてしまいコンタクト部を開口するた
めのホトリソ工程において、寸法管理が困難であるとい
う問題点があった。

また、このエミッタ電極用の多結晶シリコン217とベ
ース電極多結晶シリコン206a,206cの段差は金属電極配
線213の段切れなど信頼性低下の原因ともなるという問
題点もあった。

この発明は前記先願技術が持っている問題点のうち、
ホトリソ工程における寸法管理が困難である点と、エミ
ッタ電極用の多結晶シリコンとベース電極多結晶シリコ
ンの段差による金属配線の段切れが生じて信頼性の低下
を招来するという点について解決したバイポーラ型半導
体集積回路装置の製造方法を提供するものである。

（課題を解決するための手段）この発明は前記問題点を解決するために、バイポーラ
型半導体集積回路装置の製造方法において、半導体基体
上の第１の多結晶シリコンのエミッタ形成領域の熱酸化
膜を除去して半導体基体を露出するように開口部を形成
し、この開口部に第２の多結晶シリコンを充填し、かつ
平面を平坦にエッチバックして耐酸化性膜を露出させる
工程と、第２の多結晶シリコンの表面に金属シリサイド
を形成する工程とを導入したものである。

（作用）この発明によれば、バイポーラ型半導体集積回路装置
の製造方法において、以上のような工程を導入したの
で、半導体基体上の第１の多結晶シリコンを熱酸化させ
た後にエミッタ形成領域に開口して半導体基体を露出さ
せた後に、第２の多結晶シリコンを充填させ、この第２
の多結晶シリコンからの熱拡散でエミッタを形成した
後、第２の多結晶シリコンをエミッタ形成領域の溝内部
のみに残存するようにエッチングし、エミッタコンタク
トの自己整合化を図り、さらに、ウオッシュアウトによ
り、自己整合的にベースコンタクトを開口するように作
用し、したがって、前記問題点を除去できる。

（実施例）以下この発明の実施例を図面とともに説明する。第１
図（Ａ）〜第１図（Ｆ）はこの発明の一実施例の断面工
程図であり、第２図（ａ）〜第２図（ｆ）はその部分詳
細工程断面図である。

まず、第１図（Ａ）において、第３図（Ａ）の場合と
同様に、P^-型のシリコン基板201にN⁺型埋込拡散層202を
形成した後、このシリコン基板201およびN⁺型埋込拡散
層202上に素子分離酸化膜204を形成し、N⁺型埋込拡散層
202上にN^-型エピタキシャル層203を形成する。

次に、厚さ約3500Åの多結晶シリコン206を形成し、
表面を1000Å程度酸化し、かくして、半導体基体を形成
する。

さらに、CVD法により2000Å程度の耐酸化性膜とし
て、シリコン窒化膜207を形成し、公知のホトリソグラ
フィ技術により、ベース電極上とコレクタ電極上をレジ
ストで覆い、他のシリコン窒化膜を除去し、レジストを
除去する。かくして、第１図（Ａ）に示す状態となる。
但し酸化膜は図示されていない。

次に、第１図（Ｂ）に示すように、シリコン窒化膜20
7をマスクとして、多結晶シリコン206を選択酸化し、ベ
ース電極多結晶シリコン206a,206c、コレクタ電極多結
晶シリコン206dを形成する。209は、多結晶シリコン206
の酸化膜である。

次に、コレクタ電極多結晶シリコン206d上のシリコン
窒化膜207を第１図（Ｃ）に示すように選択的に除去
し、コレクタ電極多結晶シリコン206dに燐をイオン注入
し、熱処理を行なって、コレクタ抵抗低減用N⁺領域205
を形成する。

その後、ベース電極多結晶シリコン206a,206cにシリ
コン窒化膜207を介して硼素を１〜５×10¹⁵cm^-2程度イ
オン注入し、900℃程度の温度でアニールを行なって、
ベース電極多結晶シリコン206a,206c中の硼素濃度を均
一化する。

次いで、第１図（Ｃ）および第２図（ａ）からも明ら
かなように、多結晶シリコン酸化膜209のエミッタ形成
領域209b｛第１図（Ｂ）｝をフォトリソグラフィ技術を
用いて選択的に除去し、内壁を酸化し、絶縁膜として、
200Å程度の内壁酸化膜214を形成するとともに、ベース
電極多結晶シリコン206a,206cの上面に酸化膜220が形成
される。

この時、ベース電極多結晶シリコン206a,206cからの
拡散によりP⁺型の不活性ベース210が同時に形成され
る。

次に、第１図（Ｄ）および第２図（ｂ）に示すよう
に、BF₂を１〜５×10¹³cm^-2程度イオン注入して活性ベ
ース211を形成した後、全面に1000Å程度のシリコン酸
化膜215と2000Å程度の多結晶シリコン216をCVDで形成
する。なお、第１図（Ｄ）では、CVD酸化膜215は省略さ
れている。

次に、第１図（Ｅ）および第２図（ｃ）に示すよう
に、反応性イオンエッチングを用いて・多結晶シリコン
216をエッチングし、さらに内壁酸化膜214、シリコン酸
化膜215をエッチングし、エミッタの開口を行なう。

多結晶シリコン216とCVDによるシリコン酸化膜215は
第２図（ｃ）のように、エミッタ形成領域の側壁にのみ
残り、シリコン窒化膜207の開口部よりも狭いエミッタ
がセルフアラインで開口される。

これと同時に、第１図（Ｅ）に示すように、コレクタ
電極多結晶シリコン206dが露出する。

次に、第２図（ｄ）のように、全面に3000Å程度の多
結晶シリコン217を堆積し表面を200Å程度酸化した後砒
素を１〜５×10¹⁶cm^-2程度イオン注入する。

次に、第２図（ｅ）に示すように、ベースコンタクト
のパターニングのため酸化膜218、多結晶シリコン217を
エッチングし、必要に応じ、そのエッチング断面を100
Å程度酸化し、ベース電極多結晶シリコン206a,206c上
のベースコンタクトとなるべき領域上の窒化膜207を除
去する。

次に、第１図（Ｆ），第２図（ｆ）に示すように、酸
化膜218を除去した後、多結晶シリコン217をエミッタ形
成領域の溝内だけに充填されるように、全面エッチバッ
クし、エミッタコンタクトを自己整合形成する。

さらに、ベース電極上は薄い酸化膜で覆われているだ
けなので、ウオッシュアウトコンタクトで自己整合的に
開口する。その後、白金シリサイド219等の金属シリサ
イドを形成し、金属電極配線213の形成を行なう。但し
第２図（ｆ）には、金属電極配線213は描かれていな
い。

この白金シリサイド化に際し、多結晶シリコン217を
エッチバックして、シリコン窒化膜207を露出させ、全
面に白金を蒸着して熱処理を施すことにより、シリコン
窒化膜207はシリサイド化されず、エミッタ形成領域209
bの開口されたベース電極多結晶シリコン206a,206c上と
エミッタ形成領域209bの開口内の多結晶シリコン217上
の白金が白金シリサイド219となる。

この後、王水（塩酸3,硝酸１）により、白金のみを選
択的に除去する。

（発明の効果）以上詳細に説明したようにこの発明によれば、最終的
に、エミッタ電極部の多結晶シリコンをエミッタ形成領
域の溝内部にしか残さないようにしたので、表面の平坦
性が上がり、金属電極配線の段切れなどによる信頼性の
低下を改善することが期待できる。

また、ベースコンタクトの位置は工程途中にエミッタ
電極用の多結晶シリコンにより決定させ開口はウオッシ
ュアウトにより自己整合的に行なうことができる。

さらに、エミッタコンタクトの位置はエミッタ形成領
域を決定した選択酸化に用いた窒化膜によって決定させ
ており、エミッタ電極用の多結晶シリコンのエッチバッ
クにより自己整合開口することができる。

したがって、コンタクト開口のためのホトリソが不用
となり、マスク合わせ回数が１回減少し、工程を簡略化
することが可能である。

【図面の簡単な説明】

第１図（Ａ）ないし第１図（Ｆ）はこの発明のバイポー
ラ型半導体集積回路装置の製造方法の一実施例の工程断
面図、第２図（ａ）ないし第２図（ｆ）は同上実施例の
部分詳細工程断面図、第３図（Ａ）ないし第３図（Ｆ）
は先願発明のバイポーラ型半導体集積回路装置の製造方
法の工程断面図、第４図（ａ）ないし第４図（ｆ）は同
上先願発明の部分詳細工程断面図である。 201……シリコン基板、20……N⁺型埋込拡散層、203……
N^-型エピタキシャル層、204……素子分離酸化膜、206,2
16,217……多結晶シリコン、206a,206c……ベース電極
多結晶シリコン、207……窒化膜、209b……エミッタ形
成領域、210……不活性ベース、211……活性ベース、21
2……エミッタ、213……金属電極配線、214……内壁酸
化膜、219……白金シリサイド。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 29/73

Claims

(57)【特許請求の範囲】

【請求項１】半導体基体上に第１の多結晶シリコンを形
成する工程と、前記第１の多結晶シリコン上に、前記第１の多結晶シリ
コーンの一部領域を露出させる第１の開口部を有する耐
酸化性膜を形成する工程と、前記第１の開口部より露出した前記第１の多結晶シリコ
ンを酸化して熱酸化膜を形成する工程と、前記熱酸化膜を除去して、前記第１の開口部から前記半
導体基体を露出させる第２の開口部を前記第１の多結晶
シリコンに形成する工程と、前記第２の開口部側面に露出した前記第１の多結晶シリ
コンを絶縁膜で覆う工程と、前記絶縁膜で覆う工程の後、前記耐酸化性膜上と前記第
１および前記第２の開口部内とに第２の多結晶シリコン
を形成する工程と、前記第２の多結晶シリコン膜をパターニングした後、残
存した前記第２の多結晶シリコンをマスクとして前記第
１の多結晶シリコン上の前記耐酸化性膜を除去し、前記
耐酸化性膜に第３の開口部を形成する工程と、前記第３の開口部を形成する工程後、残存する前記耐酸
化性膜が露出するまで前記第２の多結晶シリコンをエッ
チバックする工程と、前記エッチバック工程後、前記第１および前記第３の開
口部より露出する前記第１および第２の多結晶シリコン
表面にシリサイドを形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。