JP2782781B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2782781B2 JP2782781B2 JP1127501A JP12750189A JP2782781B2 JP 2782781 B2 JP2782781 B2 JP 2782781B2 JP 1127501 A JP1127501 A JP 1127501A JP 12750189 A JP12750189 A JP 12750189A JP 2782781 B2 JP2782781 B2 JP 2782781B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- window
- sio
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 39
- 239000012535 impurity Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 238000005468 ion implantation Methods 0.000 claims description 17
- 239000011810 insulating material Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000001994 activation Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000005465 channeling Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔目 次〕 概 要 ……４頁 産業上の利用分野 ……６頁 従来の技術と発明が解決しようとする課題 ……７頁 課題を解決するための手段 ……９頁 作 用 ……13頁 実施例 ……15頁 発明の効果 ……22頁 〔概 要〕 本発明はSOI基板に形成されたMOSトランジスタに於い
て、 ドレイン耐圧を低下させることなくバックチャネルの
発生を防止する構造を備えたMOSトランジスタの製造方
法を提供することを目的とし、該目的を達成する本発明
の半導体装置の製造方法の第１では、 SOI基板に、分布中心が絶縁基板との界面近傍になる
ように不純物をイオン注入してチャネル領域内に高濃度
領域を形成した後、ゲート電極を形成し、さらにゲート
電極に整合させてイオン注入によるS/D領域の形成が行
われる。
て、 ドレイン耐圧を低下させることなくバックチャネルの
発生を防止する構造を備えたMOSトランジスタの製造方
法を提供することを目的とし、該目的を達成する本発明
の半導体装置の製造方法の第１では、 SOI基板に、分布中心が絶縁基板との界面近傍になる
ように不純物をイオン注入してチャネル領域内に高濃度
領域を形成した後、ゲート電極を形成し、さらにゲート
電極に整合させてイオン注入によるS/D領域の形成が行
われる。
更に、上記目的を達成する半導体装置の製造方法であ
る本発明の第２では S/D領域のコンタクト電極を形成するポリSi層に窓を
開け、窓孔の側壁に異方性エッチングを利用して側壁を
形成し、該側壁により限定される領域にイオン注入を行
ってチャネル領域内に高濃度領域を形成すると共に、電
極形成用ポリSi層からの不純物拡散によってMOSトラン
ジスタのS/D領域を形成することが行われる。
る本発明の第２では S/D領域のコンタクト電極を形成するポリSi層に窓を
開け、窓孔の側壁に異方性エッチングを利用して側壁を
形成し、該側壁により限定される領域にイオン注入を行
ってチャネル領域内に高濃度領域を形成すると共に、電
極形成用ポリSi層からの不純物拡散によってMOSトラン
ジスタのS/D領域を形成することが行われる。
本発明のMOSトランジスタではチャネル領域の絶縁基
板に接する部分が高濃度化されているのでバックチャネ
ルの発生がなく、しかも、該高濃度領域はドレインに隣
接しないのでドレイン耐圧が低下することもない。
板に接する部分が高濃度化されているのでバックチャネ
ルの発生がなく、しかも、該高濃度領域はドレインに隣
接しないのでドレイン耐圧が低下することもない。
本発明は絶縁ゲート型電界効果トランジスタ（以下、
通称に従いMOSトランジスタと記す）のバックチャネル
発生防止に関わるものである。
通称に従いMOSトランジスタと記す）のバックチャネル
発生防止に関わるものである。
通常のシリコン（Si）基板に形成されたMOSトランジ
スタは、S/D領域と基板の間に寄生容量が存在するため
動作の高速化が阻害される。絶縁材料上に薄い素子形成
層を備えたSOI基板に形成されたMOSトランジスタでは、
このような寄生容量が大幅に減少するので、より高速の
動作が可能となる。
スタは、S/D領域と基板の間に寄生容量が存在するため
動作の高速化が阻害される。絶縁材料上に薄い素子形成
層を備えたSOI基板に形成されたMOSトランジスタでは、
このような寄生容量が大幅に減少するので、より高速の
動作が可能となる。
SOI基板に形成されたMOSトランジスタの典型的な構造
が第４図に示されている。同図の40はSiウエハ、41はSi
O2層で、絶縁基板として機能するのはSiO2層であるが、
支持体であるSiウエハ上に設けられた構造が通常のもの
である。
が第４図に示されている。同図の40はSiウエハ、41はSi
O2層で、絶縁基板として機能するのはSiO2層であるが、
支持体であるSiウエハ上に設けられた構造が通常のもの
である。
素子形成層である単結晶Si層42は絶縁分離領域43で区
画され、個々の素子形成領域にMOSトランジスタが形成
される。MOSトランジスタはチャネル領域44、ゲート電
極45、S/D領域46で構成され、ゲート電極とチャネル領
域の間に設けられるゲート絶縁膜は図では省略されてい
る。
画され、個々の素子形成領域にMOSトランジスタが形成
される。MOSトランジスタはチャネル領域44、ゲート電
極45、S/D領域46で構成され、ゲート電極とチャネル領
域の間に設けられるゲート絶縁膜は図では省略されてい
る。
ここでS/D領域が絶縁基板に隣接して形成されている
のは、既述したように寄生容量を減ずるためであるが、
かかる構造を採ることにより、バックチャネルの発生と
いう新たな問題が生じている。即ちSi/SiO2界面には電
荷の蓄積が生じ易く、そのために絶縁基板に隣接する領
域にバックチャネルが形成され、図中に矢印で示したよ
うなリーク電流が発生する。
のは、既述したように寄生容量を減ずるためであるが、
かかる構造を採ることにより、バックチャネルの発生と
いう新たな問題が生じている。即ちSi/SiO2界面には電
荷の蓄積が生じ易く、そのために絶縁基板に隣接する領
域にバックチャネルが形成され、図中に矢印で示したよ
うなリーク電流が発生する。
チャネルは絶縁層中の電荷によって発生した導電型反
転層であるから、不純物濃度を高めれば反転が起こり難
くなる。バックチャネルも高濃度化によって防止するこ
とが出来る。例えば特開昭58−64064号公報には、SOI基
板上のMOSトランジスタのチャネル領域に３段階の深さ
でイオン注入を行う処理が開示されているが、その中、
絶縁基板付近に到達する注入はバックチャネルの発生を
抑止するためのものである。また、特開昭60−220425号
公報にもイオン注入によって同種トランジスタのバック
チャネル発生を抑止する技術が開示されている。
転層であるから、不純物濃度を高めれば反転が起こり難
くなる。バックチャネルも高濃度化によって防止するこ
とが出来る。例えば特開昭58−64064号公報には、SOI基
板上のMOSトランジスタのチャネル領域に３段階の深さ
でイオン注入を行う処理が開示されているが、その中、
絶縁基板付近に到達する注入はバックチャネルの発生を
抑止するためのものである。また、特開昭60−220425号
公報にもイオン注入によって同種トランジスタのバック
チャネル発生を抑止する技術が開示されている。
これらの先行技術によって形成されるMOSトランジス
タの断面構造を模式的に図示すると第５図のようなもの
になる。チャネル領域は通常の濃度の領域44と高濃度化
された領域47から成り、高濃度領域47はSiO2層41に隣接
して形成されている。また、45はゲート電極、46はS/D
領域である。
タの断面構造を模式的に図示すると第５図のようなもの
になる。チャネル領域は通常の濃度の領域44と高濃度化
された領域47から成り、高濃度領域47はSiO2層41に隣接
して形成されている。また、45はゲート電極、46はS/D
領域である。
第５図の構造のトランジスタではバックチャネルの発
生は防止されるが、例えばp+である領域47とn+であるS/
D領域46が隣接しているため、チャネル／ドレイン間の
接合の逆方向耐圧が極めて低いものになる。具体的に言
うと、n+は十分に高濃度として、ｐ領域の不純物濃度が
１×1016cm-3であれば約50Vの耐圧を示すのに対し、２
×1017cm-3のp+領域との間の耐圧は10V以下となる。
生は防止されるが、例えばp+である領域47とn+であるS/
D領域46が隣接しているため、チャネル／ドレイン間の
接合の逆方向耐圧が極めて低いものになる。具体的に言
うと、n+は十分に高濃度として、ｐ領域の不純物濃度が
１×1016cm-3であれば約50Vの耐圧を示すのに対し、２
×1017cm-3のp+領域との間の耐圧は10V以下となる。
MOS型集積回路では電源のノイズや基板バイアス印加
への配慮から、素子特性として電源電圧の２倍の耐圧が
要求されるのが通常であるから、電源電圧5Vに対して耐
圧10V以下では不十分である。
への配慮から、素子特性として電源電圧の２倍の耐圧が
要求されるのが通常であるから、電源電圧5Vに対して耐
圧10V以下では不十分である。
本発明の目的はバックチャネルの発生が防止され且つ
ドレイン耐圧が十分に高い構造のMOSトランジスタを提
供すること及びそのような構造を実現する製造方法を提
供することである。
ドレイン耐圧が十分に高い構造のMOSトランジスタを提
供すること及びそのような構造を実現する製造方法を提
供することである。
上記目的を達成するため、本発明のMOSトランジスタ
の製造方法の第１では 絶縁基板上の一方導電型の半導体層上にイオン注入の
マスクとなる層を設け、該層に窓を開ける工程、 該窓を通して、不純物分布中心が前記絶縁材料／半導
体層界面に略一致するように、一方導電型の不純物をイ
オン注入する工程、 前記半導体層表面の付着物を除去し、熱酸化によって
前記トランジスタのゲート絶縁膜となる酸化膜を形成す
る工程、 前記ゲート絶縁膜上に、前記イオン注入領域に整合さ
せてゲート電極を形成する工程、および 前記ゲート電極をマスクとして、前記半導体層に他方
導電型の不純物をイオン注入し、活性化処理を行って前
記トランジスタのソース／ドレイン領域を形成する工程 が包含され、 更に、上記目的を達成するMOSトランジスタの他の製
造方法である本発明の製造方法の第２では 絶縁基板上の一方導電型の半導体層上に、他方導電型
の不純物を含む多結晶シリコンまたは該多結晶シリコン
ならびに金属シリサイドから成る電極層を堆積形成する
工程、 前記電極層上に二酸化シリコン（SiO2）層を堆積形成
する工程、 前記SiO2層および前記電極層を貫通する窓を開ける工
程、 前記窓が開けられた基板全面にSiO2層を堆積し、異方
性エッチングを施して前記窓の側壁に堆積されたSiO2層
を残すと共に前記窓内に前記半導体層を露出させる工
程、 前記露出した半導体層表面に、熱酸化によって前記ト
ランジスタのゲート絶縁膜となる酸化膜を形成する工
程、 前記電極層および前記窓側壁に残されたSiO2層をマス
クとして、不純物分布中心が前記絶縁材料／半導体層界
面に略一致するように、一方導電型の不純物をイオン注
入する工程、 前記イオン注入を行った基板を熱処理し、前記注入さ
れた不純物を活性化すると共に前記多結晶シリコン中の
他方導電型不純物を前記半導体層に拡散される工程、お
よび 前記ゲート絶縁膜上に、前記イオン注入領域に整合さ
せてゲート電極を形成する工程 が包含される。
の製造方法の第１では 絶縁基板上の一方導電型の半導体層上にイオン注入の
マスクとなる層を設け、該層に窓を開ける工程、 該窓を通して、不純物分布中心が前記絶縁材料／半導
体層界面に略一致するように、一方導電型の不純物をイ
オン注入する工程、 前記半導体層表面の付着物を除去し、熱酸化によって
前記トランジスタのゲート絶縁膜となる酸化膜を形成す
る工程、 前記ゲート絶縁膜上に、前記イオン注入領域に整合さ
せてゲート電極を形成する工程、および 前記ゲート電極をマスクとして、前記半導体層に他方
導電型の不純物をイオン注入し、活性化処理を行って前
記トランジスタのソース／ドレイン領域を形成する工程 が包含され、 更に、上記目的を達成するMOSトランジスタの他の製
造方法である本発明の製造方法の第２では 絶縁基板上の一方導電型の半導体層上に、他方導電型
の不純物を含む多結晶シリコンまたは該多結晶シリコン
ならびに金属シリサイドから成る電極層を堆積形成する
工程、 前記電極層上に二酸化シリコン（SiO2）層を堆積形成
する工程、 前記SiO2層および前記電極層を貫通する窓を開ける工
程、 前記窓が開けられた基板全面にSiO2層を堆積し、異方
性エッチングを施して前記窓の側壁に堆積されたSiO2層
を残すと共に前記窓内に前記半導体層を露出させる工
程、 前記露出した半導体層表面に、熱酸化によって前記ト
ランジスタのゲート絶縁膜となる酸化膜を形成する工
程、 前記電極層および前記窓側壁に残されたSiO2層をマス
クとして、不純物分布中心が前記絶縁材料／半導体層界
面に略一致するように、一方導電型の不純物をイオン注
入する工程、 前記イオン注入を行った基板を熱処理し、前記注入さ
れた不純物を活性化すると共に前記多結晶シリコン中の
他方導電型不純物を前記半導体層に拡散される工程、お
よび 前記ゲート絶縁膜上に、前記イオン注入領域に整合さ
せてゲート電極を形成する工程 が包含される。
上記手段の概略の要点を述べると以下のようになる。
本発明の半導体装置の第１の製造方法では SOI基板に、分布中心が絶縁基板との界面近傍になる
ように不純物をイオン注入してチャネル領域内に高濃度
領域を形成した後、ゲート電極を形成し、さらにゲート
電極に整合させてイオン注入によるS/D領域の形成が行
われる。
ように不純物をイオン注入してチャネル領域内に高濃度
領域を形成した後、ゲート電極を形成し、さらにゲート
電極に整合させてイオン注入によるS/D領域の形成が行
われる。
更に、本発明の第２の製造方法では S/D領域のコンタクト電極を形成するポリSi層に窓を
開け、窓孔の側壁に異方性エッチングを利用して側壁を
形成し、該側壁により限定される領域にイオン注入を行
ってチャネル領域内に高濃度領域を形成すると共に、電
極形成用ポリSi層からの不純物拡散によってMOSトラン
ジスタのS/D領域を形成することが行われる。
開け、窓孔の側壁に異方性エッチングを利用して側壁を
形成し、該側壁により限定される領域にイオン注入を行
ってチャネル領域内に高濃度領域を形成すると共に、電
極形成用ポリSi層からの不純物拡散によってMOSトラン
ジスタのS/D領域を形成することが行われる。
第１図に本発明のMOSトランジスタの断面構造が模式
的に示されている。典型的な材料を例示して説明する
と、同図に於いて１は基板として機能するSiO2層、２は
単結晶Siの素子形成層、３はSiO2である分離領域、４は
チャネル領域、５はゲート電極、６はS/D領域である。
的に示されている。典型的な材料を例示して説明する
と、同図に於いて１は基板として機能するSiO2層、２は
単結晶Siの素子形成層、３はSiO2である分離領域、４は
チャネル領域、５はゲート電極、６はS/D領域である。
本発明の特徴的な構造はチャネル領域に高濃度領域７
が設けられている点にあり、該高濃度領域がバックチャ
ネル生成を抑制することは第５図のMOSトランジスタと
同様であるが、本発明ではこれがドレインに接していな
いことから、ドレイン接合の逆方向耐圧を低下させるこ
とがなく、必要なドレイン耐圧を得ることが容易とな
る。
が設けられている点にあり、該高濃度領域がバックチャ
ネル生成を抑制することは第５図のMOSトランジスタと
同様であるが、本発明ではこれがドレインに接していな
いことから、ドレイン接合の逆方向耐圧を低下させるこ
とがなく、必要なドレイン耐圧を得ることが容易とな
る。
第１図では高濃度領域７の輪郭が明らかであるように
描かれているが、不純物濃度の分布は現実には連続的に
変化するものであり、特定の値を指定して境界面を設定
しない限り、高濃度領域の範囲を指定することはできな
い。ところが、不純物分布が濃度勾配を持つ場合には逆
方向耐圧は相応の値を示すことになるから、前記高濃度
領域が不明確であっても、接合隣接部より遠隔領域の方
が高濃度であれば、ドレイン耐圧の向上という上記作用
が見られることになる。
描かれているが、不純物濃度の分布は現実には連続的に
変化するものであり、特定の値を指定して境界面を設定
しない限り、高濃度領域の範囲を指定することはできな
い。ところが、不純物分布が濃度勾配を持つ場合には逆
方向耐圧は相応の値を示すことになるから、前記高濃度
領域が不明確であっても、接合隣接部より遠隔領域の方
が高濃度であれば、ドレイン耐圧の向上という上記作用
が見られることになる。
本発明の製造方法では、チャネル領域の不純物濃度を
選択的に高めるため、限定された範囲に限定された深さ
のイオン注入を行っているので、ドレイン接合に隣接す
る部分の不純物濃度を高めることなく、バックチャネル
防止に有効な高濃度化を行うことが可能となる。
選択的に高めるため、限定された範囲に限定された深さ
のイオン注入を行っているので、ドレイン接合に隣接す
る部分の不純物濃度を高めることなく、バックチャネル
防止に有効な高濃度化を行うことが可能となる。
第２図は請求項（１）に対応する製造方法の工程を模
式的に示す断面図である。以下、同図を参照しながら、
この実施例を説明する。
式的に示す断面図である。以下、同図を参照しながら、
この実施例を説明する。
（ａ）図はSiO2基板10とｐ型Si層11から成るSOI基板
のSi層表面を熱酸化して、厚さ200ÅのSiO2膜12を形成
した状態を示す。このSOI基板は表面を酸化した２枚の
単結晶Siウエハを貼り合わせ、一方の厚みを減ずること
によって形成するのが通常であるが、他の方法によって
形成されたものであっても良い。本実施例ではこのｐ型
Si層の厚さは1.0μｍ、比抵抗は10Ω・cmである。な
お、SiO2基板は機械的強度を確保するためSiウエハに固
着した形で用いられるのが通常であるが、これは本発明
の要件ではなく、図では省略されている。
のSi層表面を熱酸化して、厚さ200ÅのSiO2膜12を形成
した状態を示す。このSOI基板は表面を酸化した２枚の
単結晶Siウエハを貼り合わせ、一方の厚みを減ずること
によって形成するのが通常であるが、他の方法によって
形成されたものであっても良い。本実施例ではこのｐ型
Si層の厚さは1.0μｍ、比抵抗は10Ω・cmである。な
お、SiO2基板は機械的強度を確保するためSiウエハに固
着した形で用いられるのが通常であるが、これは本発明
の要件ではなく、図では省略されている。
ｐ型Si層11の表面に形成されたSiO2膜12は、次工程で
塗布されるレジストからの汚染を防ぐと共に、イオン注
入に於けるチャンネリングの発生を抑止するものである
が、Si層中の不純物をゲッターすることや注入の衝撃か
ら結晶を保護する意味を持っている。
塗布されるレジストからの汚染を防ぐと共に、イオン注
入に於けるチャンネリングの発生を抑止するものである
が、Si層中の不純物をゲッターすることや注入の衝撃か
ら結晶を保護する意味を持っている。
次いで（ｂ）図の如く、表面にフォトレジスト13を塗
布し、MOSトランジスタのゲート電極形成位置に中心を
合わせて、寸法Ｄの窓を開ける。ＤとMOSトランジスタ
のゲート長との関係は後で説明するが、ここではＤ＝0.
5μｍとする。これに加速電圧30〜40KeVでB+をイオン注
入する。ドーズ量は３×1013cm-2である。このイオン注
入ではレジストがマスクとなって、Si層への注入は窓の
部分だけに行われ、注入されたＢの分布領域14の深さは
Si/SiO2界面はほゞ一致する（（ｃ）参照）。
布し、MOSトランジスタのゲート電極形成位置に中心を
合わせて、寸法Ｄの窓を開ける。ＤとMOSトランジスタ
のゲート長との関係は後で説明するが、ここではＤ＝0.
5μｍとする。これに加速電圧30〜40KeVでB+をイオン注
入する。ドーズ量は３×1013cm-2である。このイオン注
入ではレジストがマスクとなって、Si層への注入は窓の
部分だけに行われ、注入されたＢの分布領域14の深さは
Si/SiO2界面はほゞ一致する（（ｃ）参照）。
表面のフォトレジストを除去し、SiO2膜も一旦除去し
て、900〜950℃の塩酸酸化によりSi層表面にゲート絶縁
膜（SiO2）15を形成する。この熱処理で、注入されたＢ
が活性化され、（ｄ）図に示されるように、p+領域16が
形作られる。既に述べたように、このp+領域の輪郭を示
す線は便宜的に描いたものであり、母体領域に比べ数倍
乃至１桁以上高濃度の領域を示すものである。
て、900〜950℃の塩酸酸化によりSi層表面にゲート絶縁
膜（SiO2）15を形成する。この熱処理で、注入されたＢ
が活性化され、（ｄ）図に示されるように、p+領域16が
形作られる。既に述べたように、このp+領域の輪郭を示
す線は便宜的に描いたものであり、母体領域に比べ数倍
乃至１桁以上高濃度の領域を示すものである。
以上の処理を行った後、CVD法などの通常の方法によ
って長さ0.8μｍのゲート電極17を形成する。材料は多
結晶Si（ポリSi）或いはポリSiと金属シリサイドを積層
したものである。ゲート電極の形成位置は、（ｂ）図の
選択注入用窓と中心を一致させることになるが、このよ
うな位置合わせは同じ位置合わせマークに対して整合さ
せることで、必要な精度を出すことができる。最近の位
置合わせ技術では、レチクルマスクを用いる繰り返し焼
きつけで、0.03μｍ以内の位置合わせ精度が得られてい
る。
って長さ0.8μｍのゲート電極17を形成する。材料は多
結晶Si（ポリSi）或いはポリSiと金属シリサイドを積層
したものである。ゲート電極の形成位置は、（ｂ）図の
選択注入用窓と中心を一致させることになるが、このよ
うな位置合わせは同じ位置合わせマークに対して整合さ
せることで、必要な精度を出すことができる。最近の位
置合わせ技術では、レチクルマスクを用いる繰り返し焼
きつけで、0.03μｍ以内の位置合わせ精度が得られてい
る。
続いて、ゲート電極をマスクとする選択イオン注入と
熱処理により、（ｅ）図の如くS/D領域18が形成され、M
OSトランジスタが実現する。注入するイオンはAs+で、
処理条件は、加速電圧が60KeV、ドーズ量５×1015cm-2
である。
熱処理により、（ｅ）図の如くS/D領域18が形成され、M
OSトランジスタが実現する。注入するイオンはAs+で、
処理条件は、加速電圧が60KeV、ドーズ量５×1015cm-2
である。
（ｂ）図に示された窓の寸法Ｄはゲート長Ｌに対し次
のように設定される。高濃度のS/D領域はゲート電極を
マスクにして形成されるが、活性化処理の際の横方向拡
散が0.1μｍ程度見込まれるので、ＬとＤの差を0.2〜0.
3μｍ以上にとる。上記実施例ではゲート電極の長さを
0.8μｍ、窓の寸法Ｄを0.5μｍとしている。
のように設定される。高濃度のS/D領域はゲート電極を
マスクにして形成されるが、活性化処理の際の横方向拡
散が0.1μｍ程度見込まれるので、ＬとＤの差を0.2〜0.
3μｍ以上にとる。上記実施例ではゲート電極の長さを
0.8μｍ、窓の寸法Ｄを0.5μｍとしている。
本発明の基本的な考えは、チャネル領域に形成した高
濃度領域がS/D領域とp/n接合を作るのを避けるというこ
とであり、上記寸法では、平面図を想定すれば窓の形状
とS/D領域とがほゞ隣接することになるが、（ｄ）図に
示されるようにS/D領域はSiO2基板との界面付近では若
干後方に退いており、高濃度領域に接することはない。
濃度領域がS/D領域とp/n接合を作るのを避けるというこ
とであり、上記寸法では、平面図を想定すれば窓の形状
とS/D領域とがほゞ隣接することになるが、（ｄ）図に
示されるようにS/D領域はSiO2基板との界面付近では若
干後方に退いており、高濃度領域に接することはない。
更に言えば、仮令チャネル領域へのイオン注入の境界
がS/D領域に接することがあっても、その後の熱処理に
よって注入された不純物の濃度分布は傾きを有するもの
になることから、耐圧が極端に低下したp/n接合が形成
されることはない。
がS/D領域に接することがあっても、その後の熱処理に
よって注入された不純物の濃度分布は傾きを有するもの
になることから、耐圧が極端に低下したp/n接合が形成
されることはない。
以上で本発明の製造方法の一つの実施例の説明を終わ
り、請求項（２）に相当する他の製造方法の実施例を説
明する。以下、参照されるのは第３図であり、単に
（ａ）図と記された場合は第３図（ａ）を意味する。こ
の製造方法はチャネル領域内の高濃度化領域とゲート電
極の位置を自己整合的に一致させるものである。
り、請求項（２）に相当する他の製造方法の実施例を説
明する。以下、参照されるのは第３図であり、単に
（ａ）図と記された場合は第３図（ａ）を意味する。こ
の製造方法はチャネル領域内の高濃度化領域とゲート電
極の位置を自己整合的に一致させるものである。
先ず（ａ）図を参照するに、SiO2基板10とｐ型Si層11
は上記実施例と同じである。このSi層上にポリSi層21を
CVD法で2000〜3000Åの厚さに堆積し、Ｐを拡散して面
抵抗20Ω／□程度の不純物濃度とする。これは後にS/D
領域形成の不純物源とするための処理である。このポリ
Siも金属シリサイドとの積層構造とすることが可能であ
るが、以下の説明ではポリSiとする。また、不純物導入
はイオン注入を行ってもよく、P+を注入する場合は加速
電圧50KeV、ドーズ量５×1015cm-2、As+を注入する場合
は加速電圧60KeVで同じドーズ量とする。
は上記実施例と同じである。このSi層上にポリSi層21を
CVD法で2000〜3000Åの厚さに堆積し、Ｐを拡散して面
抵抗20Ω／□程度の不純物濃度とする。これは後にS/D
領域形成の不純物源とするための処理である。このポリ
Siも金属シリサイドとの積層構造とすることが可能であ
るが、以下の説明ではポリSiとする。また、不純物導入
はイオン注入を行ってもよく、P+を注入する場合は加速
電圧50KeV、ドーズ量５×1015cm-2、As+を注入する場合
は加速電圧60KeVで同じドーズ量とする。
その上に低温CVD法（処理温度400℃）で200ÅのSiO2
膜22を被着形成し、MOSトランジスタのゲート電極形成
位置に窓を開ける。この窓の寸法Ｌ′は、工程の進捗に
伴って明らかになるように、ゲート電極のゲート絶縁膜
上の長さにほゞ一致するものである。
膜22を被着形成し、MOSトランジスタのゲート電極形成
位置に窓を開ける。この窓の寸法Ｌ′は、工程の進捗に
伴って明らかになるように、ゲート電極のゲート絶縁膜
上の長さにほゞ一致するものである。
これに上記の低温CVD法で2000ÅのSiO2層を全面に堆
積し、異方性のエッチング法であるRIEによってエッチ
バックを施すと平面上に堆積したSiO2層は除去され、
（ｂ）図の如く、窓の垂直側壁に堆積したSiO223が厚み
を殆ど減ずることなく残される。その結果、窓の開口寸
法Ｄ′はＬ′から0.3〜0.4μｍだけ減少したものとな
る。
積し、異方性のエッチング法であるRIEによってエッチ
バックを施すと平面上に堆積したSiO2層は除去され、
（ｂ）図の如く、窓の垂直側壁に堆積したSiO223が厚み
を殆ど減ずることなく残される。その結果、窓の開口寸
法Ｄ′はＬ′から0.3〜0.4μｍだけ減少したものとな
る。
このエッチバック処理の終点検出は単結晶Si層の表出
によるのであるが、ポリSi層の上には最初に被着したSi
O2膜22が存在するから、単結晶Si層の表出前にポリSi層
の表面が現れることはなく、意図した通りに窓を開ける
ことが可能である。
によるのであるが、ポリSi層の上には最初に被着したSi
O2膜22が存在するから、単結晶Si層の表出前にポリSi層
の表面が現れることはなく、意図した通りに窓を開ける
ことが可能である。
続いて（ｃ）図の如く、これに加速電圧30〜40KeVでB
+をイオン注入する。ドーズ量は３×1013cm-2である。
このイオン注入ではポリSi層21と側壁23がマスクとなっ
て、Si層への注入は窓の部分だけに行われ、注入された
Ｂの分布中心の深さはSi/SiO2界面にほゞ一致する。図
に符号14で示された部分が注入不純物分布領域である。
このあたりの状況は説明済の実施例と同様であるが、チ
ャンネリングを避けるために傾けて注入するなどの配慮
は必要である。注入するイオンをBF2 +にすることも有効
である。
+をイオン注入する。ドーズ量は３×1013cm-2である。
このイオン注入ではポリSi層21と側壁23がマスクとなっ
て、Si層への注入は窓の部分だけに行われ、注入された
Ｂの分布中心の深さはSi/SiO2界面にほゞ一致する。図
に符号14で示された部分が注入不純物分布領域である。
このあたりの状況は説明済の実施例と同様であるが、チ
ャンネリングを避けるために傾けて注入するなどの配慮
は必要である。注入するイオンをBF2 +にすることも有効
である。
ここでポリSi層の窓の側壁であるSiO2とポリSi層上に
残っているSiO2膜を一旦除去し、（ｄ）図の如く900〜9
50℃の塩酸酸化でゲート絶縁膜であるSiO2膜24を形成す
る。膜厚は素子の設計値に合わせるが、例えば200Åと
する。この熱酸化はポリSi表面では単結晶表面よりも速
やかに進行し、400〜500Åの厚さになるので、後続工程
で該酸化膜上に形成されるゲート電極とポリSi層間の必
要な絶縁耐圧は得られる。
残っているSiO2膜を一旦除去し、（ｄ）図の如く900〜9
50℃の塩酸酸化でゲート絶縁膜であるSiO2膜24を形成す
る。膜厚は素子の設計値に合わせるが、例えば200Åと
する。この熱酸化はポリSi表面では単結晶表面よりも速
やかに進行し、400〜500Åの厚さになるので、後続工程
で該酸化膜上に形成されるゲート電極とポリSi層間の必
要な絶縁耐圧は得られる。
ゲート酸化膜形成時の熱処理によって注入されたＢは
活性化され、p+領域25が形成される。p+領域25を示す輪
郭線の意味は既に述べた通りである。本実施例では同時
にポリSiからのｎ型不純物の拡散が進行し，単結晶Si層
にn+のS/D領域26が形成される。
活性化され、p+領域25が形成される。p+領域25を示す輪
郭線の意味は既に述べた通りである。本実施例では同時
にポリSiからのｎ型不純物の拡散が進行し，単結晶Si層
にn+のS/D領域26が形成される。
更に続けて（ｅ）図の如く、ポリSi或いはポリSi/金
属シリサイドのゲート電極27を形成することにより、MO
Sトランジスタが構成される。
属シリサイドのゲート電極27を形成することにより、MO
Sトランジスタが構成される。
本実施例に於いては、p+領域25を形成するためのイオ
ン注入はS/D領域形成の不純物源であるポリSi層の間隔
よりも狭い範囲に対して行われるので、n+のS/D領域とp
+領域との間に直接p/n接合が形成されることはない。
ン注入はS/D領域形成の不純物源であるポリSi層の間隔
よりも狭い範囲に対して行われるので、n+のS/D領域とp
+領域との間に直接p/n接合が形成されることはない。
本発明の製造方法によって形成されたMOSトランジス
タでは、バックチャネルの発生領域を横断して高不純物
濃度領域が設けられているので、この部分の導電型が反
転することがなく、バックチャネルが発生しない。それ
と共に、該高不純物濃度領域はS/D領域から隔たった位
置に配置されているので、ドレイン接合の耐圧を低下さ
せることがなく、ドレイン耐圧の高いMOSトランジスタ
を得ることが容易となる。
タでは、バックチャネルの発生領域を横断して高不純物
濃度領域が設けられているので、この部分の導電型が反
転することがなく、バックチャネルが発生しない。それ
と共に、該高不純物濃度領域はS/D領域から隔たった位
置に配置されているので、ドレイン接合の耐圧を低下さ
せることがなく、ドレイン耐圧の高いMOSトランジスタ
を得ることが容易となる。
また本発明の自己整合型の製造方法によれば、前記高
濃度領域を正確にゲート電極位置に合わせて形成するこ
とが出来る。
濃度領域を正確にゲート電極位置に合わせて形成するこ
とが出来る。
第１図は本発明によるMOSTrの構造を示す断面模式図、 第２図は本発明の実施例の工程を示す断面模式図、 第３図は他の実施例の工程を示す断面模式図、 第４図はSOI基板のMOSTrを示す断面模式図、 第５図は公知のバックチャネル抑止MOSTrを示す断面模
式図 であって、 図に於いて １はSiO2層、 ２は素子形成層、 ３は分離領域、 ４はチャネル領域、 ５はゲート電極、 ６はS/D領域、 ７は高濃度領域、 10はSiO2基板、 11は単結晶Si層、 12はSiO2膜、 13はフォトレジスト、 14は注入不純物分布領域、 15はゲート絶縁膜、 16は高濃度領域、 17はゲート電極、 18はS/D領域、 21はポリSi層、 22はSiO2膜、 23はSiO2の側壁、 24は注入不純物分布領域、 25は高濃度領域、 26はS/D領域、 27はゲート電極、 40はSiウエハ、 41はSiO2層、 42は単結晶Si層、 43はSiO2である分離領域、 44はチャネル領域、 45はゲート電極、 46はS/D領域、 47は高濃度領域 である。
式図 であって、 図に於いて １はSiO2層、 ２は素子形成層、 ３は分離領域、 ４はチャネル領域、 ５はゲート電極、 ６はS/D領域、 ７は高濃度領域、 10はSiO2基板、 11は単結晶Si層、 12はSiO2膜、 13はフォトレジスト、 14は注入不純物分布領域、 15はゲート絶縁膜、 16は高濃度領域、 17はゲート電極、 18はS/D領域、 21はポリSi層、 22はSiO2膜、 23はSiO2の側壁、 24は注入不純物分布領域、 25は高濃度領域、 26はS/D領域、 27はゲート電極、 40はSiウエハ、 41はSiO2層、 42は単結晶Si層、 43はSiO2である分離領域、 44はチャネル領域、 45はゲート電極、 46はS/D領域、 47は高濃度領域 である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (2)
- 【請求項１】絶縁材料面上に一方導電型の半導体層が設
けられた基板を準備する工程、 前記基板の前記半導体層上にイオン注入のマスクとなる
層を設け、該層に窓を開ける工程、 該窓を通して、不純物分布中心が前記絶縁材料／半導体
層界面に略一致するように、一方導電型の不純物をイオ
ン注入する工程、 前記半導体層表面の付着物を除去し、熱酸化によって前
記トランジスタのゲート絶縁膜となる酸化膜を形成する
工程、および 前記ゲート絶縁膜上に、前記イオン注入領域に整合させ
てゲート電極を形成する工程、および 前記ゲート電極をマスクとして、前記半導体層に他方導
電型の不純物をイオン注入し、活性化処理を行って前記
トランジスタのソース／ドレイン領域を形成する工程を
包含することを特徴とする半導体装置の製造方法。 - 【請求項２】絶縁材料面上に一方導電型の半導体層が設
けられた基板を準備する工程、 前記半導体層上に、他方導電型の不純物を含む多結晶シ
リコンまたは該多結晶シリコンならびに金属シリサイド
から成る電極層を堆積形成する工程、 前記電極層上に二酸化シリコン（SiO2）層を堆積形成す
る工程、 前記SiO2層および前記電極層を貫通する窓を開ける工
程、 前記窓が開けられた基板全面にSiO2層を堆積し、異方性
エッチングを施して前記窓の側壁に堆積されたSiO2層を
残すと共に前記窓内に前記半導体層を露出させる工程、 前記露出した半導体層表面に、熱酸化によって前記トラ
ンジスタのゲート絶縁膜となる酸化膜を形成する工程、 前記電極層および前記窓側壁に残されたSiO2層をマスク
として、不純物分布中心が前記絶縁材料／半導体層界面
に略一致するように、一方導電型の不純物をイオン注入
する工程、 前記イオン注入を行った基板を熱処理し、前記注入され
た不純物を活性化すると共に前記多結晶シリコン中の他
方導電型不純物を前記半導体層に拡散させる工程、およ
び 前記ゲート絶縁膜上に、前記イオン注入領域に整合させ
てゲート電極を形成する工程を包含することを特徴とす
る半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127501A JP2782781B2 (ja) | 1989-05-20 | 1989-05-20 | 半導体装置の製造方法 |
| DE69029485T DE69029485T2 (de) | 1989-05-20 | 1990-05-18 | Metalloxyd-Halbleiteranordnung und Verfahren zur Herstellung |
| EP90109511A EP0401577B1 (en) | 1989-05-20 | 1990-05-18 | Metal oxide-semiconductor device and fabrication method of the same |
| KR9007273A KR930008023B1 (en) | 1989-05-20 | 1990-05-21 | Metal oxide semiconductor device and its manufacturing method |
| US07/893,067 US5238857A (en) | 1989-05-20 | 1992-06-03 | Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127501A JP2782781B2 (ja) | 1989-05-20 | 1989-05-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306665A JPH02306665A (ja) | 1990-12-20 |
| JP2782781B2 true JP2782781B2 (ja) | 1998-08-06 |
Family
ID=14961535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127501A Expired - Lifetime JP2782781B2 (ja) | 1989-05-20 | 1989-05-20 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0401577B1 (ja) |
| JP (1) | JP2782781B2 (ja) |
| KR (1) | KR930008023B1 (ja) |
| DE (1) | DE69029485T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727123B2 (en) | 2000-01-07 | 2004-04-27 | Seiko Epson Corporation | Method for manufacturing a thin-film transistor comprising a recombination center |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557126A (en) * | 1994-09-30 | 1996-09-17 | Sgs-Thomson Microelectronics, Inc. | Thin-film transistor and method for forming the same |
| GB2358079B (en) | 2000-01-07 | 2004-02-18 | Seiko Epson Corp | Thin-film transistor |
| JP2007027201A (ja) * | 2005-07-12 | 2007-02-01 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP4987259B2 (ja) * | 2005-07-12 | 2012-07-25 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51135373A (en) * | 1975-05-20 | 1976-11-24 | Agency Of Ind Science & Technol | Semiconductor device |
| DE2641302A1 (de) * | 1976-09-14 | 1978-03-16 | Siemens Ag | N-kanal mis-fet in esfi-technik |
| JPS58139471A (ja) * | 1982-02-15 | 1983-08-18 | Fujitsu Ltd | Ｍｉｓ電界効果トランジスタ |
| JPS61127174A (ja) * | 1984-11-26 | 1986-06-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63114266A (ja) * | 1986-10-31 | 1988-05-19 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-05-20 JP JP1127501A patent/JP2782781B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-18 DE DE69029485T patent/DE69029485T2/de not_active Expired - Fee Related
- 1990-05-18 EP EP90109511A patent/EP0401577B1/en not_active Expired - Lifetime
- 1990-05-21 KR KR9007273A patent/KR930008023B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727123B2 (en) | 2000-01-07 | 2004-04-27 | Seiko Epson Corporation | Method for manufacturing a thin-film transistor comprising a recombination center |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900019128A (ko) | 1990-12-24 |
| JPH02306665A (ja) | 1990-12-20 |
| KR930008023B1 (en) | 1993-08-25 |
| EP0401577A1 (en) | 1990-12-12 |
| EP0401577B1 (en) | 1996-12-27 |
| DE69029485T2 (de) | 1997-04-10 |
| DE69029485D1 (de) | 1997-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| KR0132281B1 (ko) | 반도체 장치의 형성방법 | |
| EP0164449B1 (en) | Process for producing a semiconductor integrated circuit device including a misfet | |
| JP2782781B2 (ja) | 半導体装置の製造方法 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JPH0714916A (ja) | Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法 | |
| JP2968078B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JPH04277617A (ja) | 半導体装置の製造方法 | |
| JP3280734B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001007323A (ja) | 半導体装置の製造方法 | |
| JP3360970B2 (ja) | 半導体装置の製造方法 | |
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JPS6160589B2 (ja) | ||
| JP2519541B2 (ja) | 半導体装置 | |
| JP3714396B2 (ja) | 半導体装置の製造方法 | |
| JPH11168210A (ja) | 半導体装置の製造方法 | |
| JP2856603B2 (ja) | 半導体装置の製造方法 | |
| JPH0239091B2 (ja) | ||
| JP2890550B2 (ja) | 半導体装置の製造方法 | |
| JP3148227B2 (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JP3584866B2 (ja) | 半導体装置の製造方法 | |
| JP3061892B2 (ja) | 半導体装置の製造方法 | |
| JP2770762B2 (ja) | 半導体装置の製造方法 |