JPS6160589B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に係り、特に実
効チヤネル長の短い（１μ以下）MOS型電界効
果トランジスタを比較的簡単な方法で形成する方
法に関する。

MOS型集積回路を構成するMOS型電界効果ト
ランジスタの寸法がますます小さくなつていき、
これにより集積回路の高速化、高密度化、低消費
電力化が進められている。MOS型電界効果トラ
ンジスタの微細化にとつて基本的に重要な事は、
その実効的なチヤネル長、つまりドレイン−ソー
ス間隔を短くする事である。

近年、Ｘ線露光装置や電子線露光装置などの高
精度露光装置と、プラズマやリアクテイブスパツ
タリングなどを用いたドライエツチング技術を中
心とした微細加工技術の進歩が著しく、MOS型
電界効果トランジスタの実効的なチヤネル長を短
くなつてきている。しかしこれらの微細加工技術
は、未だ開発段階のものである。１μｍ以下の実
効的なチヤネル長をするMOS電界効果トランジ
スタを製造するには技術上の問題が残されてい
る。さらにチヤネルが短くなるとMOS型電界効
果トランジスタのドレイン空乏層がソース近くま
で広がつていくために、しきい値電圧が下がると
いういわゆるシヨートチヤネル効果が現われ素子
特性を低下させることが知られている。

山口忠則、M.L.ラスト等は、ISSCC Digest
of Tech.Papers（1979年）において、電子線露
光技術を用いることなく、11μｍ以下の実効チヤ
ネルを有し、しかも上記シヨートチヤネル効果を
抑えた、MOS型電界効果トランジスタの素子構
造を提案している。これはいわゆるSMOSと呼ば
れるものでその製造方法は以下のようなものであ
る。即ち第１図ａに示すように、ｐ型のシリコン
基板１を準備し、シリコン酸化膜２を介して形成
されたシリコン窒化膜３を耐酸化性マスクとし
て、良く知られた選択酸化の工程を用いて局部的
に厚さ201μｍ程度のシリコン酸化膜４を形成す
る。この時厚さ0.11μｍ程度のシリコン窒化膜３
の周辺下に熱酸化膜のバードビーク層５が発生す
る事についてはよく知られている。

その後、シリコン窒化膜３をエツチングにより
除去し、バードビーク層５を通してボロン原子を
シリコン基板中に400keVの加速電圧で十分深く
イオン注入すると、同図ｂに示すようなp⁺層６
が得られる。この場合、注入されたボロン原子は
図中に破線で示すようにシリコン酸化膜厚の変化
に応じて、シリコン基板１中およびシリコン酸化
膜４中に分布する。そしてバードビーク層５の基
板１と酸化膜４の界面部ではp⁺層６の幅は非常
に狭く、11μｍ以下のp⁺層がシリコン基板１表
面に形成される。このきわめて狭い幅を有するシ
リコン基板表面のp⁺層６をMOS素子のサブミク
ロンチヤネル領域として用いるのである。即ちそ
の後、第１図ｃに示すようにヒ素を同じバードビ
ーク層５を通してイオンを注入すると、その注入
エネルギーを選ぶことにより、ヒ素イオン注入に
よるn⁺層７とp⁺層６の端が一致したセルフアラ
インメント構造が得られる。その後第１図ｄに示
すように厚い酸化膜４をエツチング除去し、次に
リン原子をイオン注入する事により、n^-のドリ
フト層９を形成し、その後はよく知られた工程に
より、ゲート電極１０を形成し、拡散層１１を形
成した後、基板表面全面にCVD酸化膜１２を堆
積し、拡散層上にコンタクトホールを開けて取出
し電極１３_１，１３_２を配設して完成する。

上記のようにSMOS技術はシリコンの選択酸化
技術とイオン注入技術の巧みな組合せによつて、
電子線露光を用いることなく、サブミクロンチヤ
ネル長を実現したものであるが、その製造方法か
ら次のような問題点が予測される。まず第１にチ
ヤネル部分を規定するp⁺層６深さは、400keVと
いう高加速度電圧によるボロンのイオン注入によ
つて決まるが、このような高エネルギーのイオン
注入はチヤネル領域のシリコン基板の結晶性を不
安定にする。さらに実効的なチヤネル長はその後
のヒ素のイオン注入によるn⁺層７の形成と、上
記p⁺層６によつて決まるが、上記イオン注入の
ダメージによりヒ素並びにボロンの拡散のコント
ロールは極めて難しくなり、その後の熱処理工程
を考慮すると実効的なゲート長のコントロールが
極めて困難である。

第２に、選択酸化によつて形成されるバードビ
ークのシリコン酸化膜とシリコン界面にゲートを
形成するが、バードビークの形状は選択酸化にお
けるシリコン窒化膜と下地酸化膜厚の関数であ
り、また形成する酸化膜厚、酸化温度等の関数で
もあるためコントロールがきわめて困難である。

第３に、ゲート酸化膜をCVD酸化膜で形成し
ているがシリコンの熱酸化膜に比べて耐圧が低く
リーク電流も多い。そのため膜厚を300Å以下に
すると信頼性が悪くなる。またバードビーク部の
シリコン段差部にCVD酸化膜を形成するため膜
厚の均一性が良くない。また熱酸化膜でゲート酸
化膜を形成すると、熱酸化膜の界面準位密度Ｑ_ss
はシリコン基板への面方位によつて異なるため、
Ｑ_ssの量を予測できずそのためしきい値電圧Ｖ_Th
のコントロールが難しい。

第４に実効的なゲート長は1.01μｍ以下を得る
事ができるがゲート電極のパターニングには通常
の写真食刻工程を用いるため実効的なゲート長よ
り長くなり、拡散層とゲート酸化膜を介してゲー
ト電極が重なるため寄生容量Ｃが非常に大きくな
り素子の動作特性に悪い影響を与える。

第５に従来の標準的なMOSプロセスとは異な
る素子構造を持つため歩留まりや製造コストの予
測が難かしく半導体製品の広範囲にわたる有用性
が保証されない。

本発明は上記の欠点に鑑みなされたもので、チ
ヤネル長が1.0μｍ以下のMOS型電界トランジス
ターを比較的簡単で安定性よくつくれる製造方法
を提供するものである。

この発明は、異方性ドライエツチング技術を利
用して、半導体基板表面に形成した段差部にチヤ
ネル長の短いMOS型電界効果トランジスタを作
ることが基本である。即ちこの発明の第１の方法
においては、まず半導体基板表面の素子形成領域
にエツチングによつて所定の段差部を形成する。
次に全面にゲート絶縁膜となる薄い絶縁膜を形成
して後、更に全面にゲート電極となる半導体膜ま
たは導電体膜を形成し、異方性ドライエツチング
によつてこの半導体膜または導電体膜を前記段差
部にのみ残して除去する。そして残された半導体
膜または導電体膜、つまりゲート電極をマスクと
してソース、ドレインとなる不純物添加層を形成
することにより、前記基板表面の段差部にチヤネ
ル長の短いMOS型電界効果トランジスタを形成
することができる。

またこの発明の第２の方法では、前記第１の方
法における半導体膜または導電体膜の代りに絶縁
膜を用いる。そしてこの絶縁膜をやはり異方性ド
ライエツチングによつて段差部にのみ残して除去
し、残された絶縁膜をマスクとしてソース、ドレ
インとなる不純物添加層を形成する。その後、残
された絶縁膜を除去し、改めてゲート絶縁膜とな
る薄い絶縁膜を形成し、その上に全面にゲート電
極となる半導体膜または導電体膜を形成し、この
半導体膜または導電体膜を再び異方性ドライエツ
チングにより段差部にのみゲート電極として残し
て除去する。これにより第１の方法と同様、基板
表面段差部に短チヤネルMOS型電界効果トラン
ジスタが形成される。

以下図面を参照してこの発明の実施例を説明す
る。

第２図は一実施例の製造工程をを示している。
まずｐ型シリコン基板２１を用意し、素子分離の
ためフイールド領域にはROX（Recessed
Oxide）構造による厚さ11μｍ程度のフイールド
酸化膜２２を埋込んだ後、素子形成領域にエツチ
ングにより11μｍ程度の段差部２３を形成する
(a)。この段差部２３は、異方性エツチング技術を
用いて傾斜が適当なものを選ぶことができる。例
えばシリコン基板２１が（100）面の場合、KOH
とイソプロピルアルコールの混液を用いた溶液エ
ツチングにより、55度の傾斜を持たせることがで
きる。また反応性スパツタエツチング等の異方性
ドライエツチングを用いれば、図のようなほぼ垂
直の段差部が得られる。この後、全面に熱酸化法
によりゲート絶縁膜となる薄いシリコン酸化膜２
４を形成し、更にその上にゲート電極となる半導
体膜として不純物をドープした多結晶シリコン膜
２５をCVD法により全面に堆積する(b)。次に例
えばスパツタ性の強い反応性スパツタエツチング
等の異方性ドライエツチングを行い、多結晶シリ
コン膜２５を段差部２３にのみゲート電極として
残して他は除去する(c)。そしてこの後、残された
多結晶シリコン膜２５をマスクとして、不純物を
イオン注入等により添加してソース、ドレインと
なるn⁺層２６_１，２６_２を形成する(d)。最後に
全面をCVD酸化膜２７でおおい、コンタクトホ
ールをあけて取出し電極２８_１，２８_２を配設し
て完成する(e)。

なお図では示さなかつたが、ゲート電極となる
多結晶シリコン膜２５を段差部２２に残す場合、
ゲート電極取出しのために、チヤネル側方即ち図
の紙面に直交する方向の段差部上面にも一部多結
晶シリコン膜を残すことが必要である。そのため
には、多結晶シリコン膜をエツチングする際、ゲ
ート電極の取出し部の段差部上面にレジスト等を
設けておけばよい。また基板表面を凹状にエツチ
ングして段差を形成した場合、全面に堆積した多
結晶シリコン膜を異方性ドライエツチングで除去
したときに、ゲート領域として必要な段差部だけ
でなく凹部内壁面全面にわたつて多結晶シリコン
膜が残るが、凹部のゲート領域として用いる段差
部以外はフイールド絶縁膜で囲まれるようにすれ
ば、凹部内壁面全面に多結晶シリコン膜が残つて
も何ら差支えない。

本実施例の方法によれば、標準的な拡散条件に
よつてソース、ドレイン拡散層を形成するため、
その拡散層の深さを精密にコントロールできる。
そのため段差部２３に断面形状でＬ字型に形成さ
れるチヤネル領域の長さは、1.0μｍ以下でも正
確にコントロールする事ができる。また本実施例
の方法によれば、複雑な電子線露光装置やＸ線露
光装置を用いることなく、異方性エツチングによ
る全面エツチングでゲート電極がパターニングで
き、ゲート電極のさも、自己整合的に段差部チヤ
ネル長にて規定できるため、ゲート電極の寄生容
量を大幅に減少する事が可能となつた。更に段差
部下面につくつたn⁺層２６_２をドレインとし上
面につくつたn⁺層２６_１をソースとして用いれ
ば、ドレイン空乏層のソース側への広がりは抑え
られ、シヨートチヤネル効果は大幅に減じられ
る。更にまた、素子領域となる段差部をエツチン
グで形成するため、選択酸化法を利用する第１図
の方法と異なり、段差部の形状、傾斜を正確にコ
ントロールすることができ、従つて安定な素子特
性を得ることができる。

次に通常のMOS型電界効果トランジスタと共
にこの発明の方法によるMOS型電界効果トラン
ジスタを一体的に集積する実施例を第３図により
説明する。

第３図ａに示すように、比抵抗５〜20Ω−cmの
ｐ型シリコン基板３１を用意し、素子間分離のた
めフイールド領域に厚さ1.0μｍ程度のフイール
ド酸化膜３２を埋め込む。次に第３図ｂに示すよ
うにエツチング技術を用いて素子形成領域に1.0
μｍ程度の段差部３３を形成する。段差部３３は
先の実施例で説明したと同様、異方性のエツチン
グ技術を用いて形状が適当なものを選ぶことがで
きる。その後酸化法によりゲート絶縁膜となる薄
いシリコン酸化膜３４を形成し、その上にCVD
法により不純物をドープした多結晶シリコン膜３
５を膜厚がどの部分でも等しくなるように表面全
面に堆積する。次に第３図ｄに示すように、写真
食刻工程によりレジスト膜３６_１を用いた通常の
エツチングで多結晶シリコン膜３５の一回目のパ
ターニングを行ない、ゲート領域となる段差部お
よび段差部下面にに多結晶シリコン膜３５_１，３
５_２を残す。次に第３図ｅに示すように写真食刻
工程により、段差部およびその周辺を除いて、別
のレジスト膜３６_２でおおい、反応性スパツタエ
ツチングを行なうことにより自己整合的にゲート
電極となる段差部の多結晶シリコン膜３５₁′をパ
ターニングする。次に第３図ｆに示すように自己
整合的に規定された拡散領域にヒ素を拡散して、
ソース、ドレインとなるn⁺層３７_１〜３７_３を
形成する。その後はよく知られた工程に従い第３
図ｇに示したように、CVD酸化膜３８、更に必
要ならばリン硅化ガラスを順次堆積し、コンタク
ト部にコンタクトホールを開けて、取出し金属電
極３９_１〜３９_３を配設して完成する。こうし
て、例えば段差部の多結晶シリコン膜３５′_１を
電極とするサブミクロンゲート長を持つMOSト
ランジスタをドライバとし、平坦部の多結晶シリ
コン膜３５_２をゲート電極とする通常の構造の
MOSトランジスタを負荷として使用し、インバ
ーター回路が形成される。

なお、以上の実施例では、ゲート電極に多結晶
シリコンを用いたが、例えばMO膜やMOシリサ
イド膜など導電体膜を用いて同様の方法を実施す
ることが可能である。

次に、基板表面の段差部に最初からゲート電極
となる半導体膜や導電体膜を用いず、この部分に
絶縁膜を用いる場合の実施例を第４図を用いて説
明する。

第４図ａに示すようにｐ型シリコン基板４１の
素子形成領域に、先の実施例と同様の方法で約
1.0μｍ程度の垂直な段差部４２を形成する。そ
の後第４図ｂに示すように、厚さ1.01μｍ程度の
シリコン酸化膜４３を全面熱酸化により形成す
る。このとき段差部４２のコーナーは丸くなり、
後にこの段差部４２にゲート酸化膜を形成した時
コーナー部での電界集中を抑える事ができる。次
に第４図ｃに示すように写真食刻工程によりレジ
スト膜４４でフイールド領域をマスクして、反応
性スパツタエツチング法によりシリコン酸化膜４
３をエツチングすると段差部４２およびフイール
ド領域にシリコン酸化膜４３が残され、段差部４
２に自己整合的にゲート領域が規定される。次に
第４図ｄに示すように残されたシリコン酸化膜４
３をマスクにしてAsの拡散を行ない、ソース、
ドレインとなるn⁺層４５_１，４５_２を形成す
る。この時拡散層の接合深さは0.5μｍ以下にす
る方が好ましい。

その後段差部４２のシリコン酸化膜４３をエツ
チング除去し、第４図ｅのように酸化膜となる薄
いシリコン酸化膜４６を形成し、さらに全面に多
結晶シリコン膜４７を堆積してこれを反応性スパ
ツタエツチングにより段差部４２にのみゲート電
極として残して、最後にCVD酸化膜４８、更に
必要ならばリンガラス膜でおおい、コンタクトホ
ールを開けて取出し電極４９_１，４９_２を形成す
る。この実施例では、先の実施例に比べて僅かに
工程が増えるが、基本的には先の実施例と同様の
効果が得られる。

第５図に更に別の実施例である。まず第５図ａ
に示すようにｐ型シリコン基板５１のフイールド
領域にROX工程によりフイールド酸化膜５２を
埋め込む。この時フイールド領域の反転を防ぐた
めにフイールド酸化膜５２の下には反転防止層と
してのp⁺層５３を自己整合的に形成する。次に
先の実施例と同様に第５図ｂに示すようにフイー
ルド領域に隣接して素子形成領域となる段差部５
４をつくり、その後CVD法によりシリコン酸化
膜５５を膜厚がどの部分でも等しくなるように表
面全面に堆積する。この時後後の工程で形成する
ソース、ドレイン拡散層の最終的な接合の深さと
横方向への拡散層の広がりを考慮に入れて、ゲー
ト電極と拡散領域がオーバラツプしないようにシ
リコン酸化膜５５の膜厚をコントロールすること
ができる。次に第５図ｃに示すように、反応性プ
ラズマエツチングによつて段差部５４側面にシリ
コン酸化膜５５を残してエツチングし、その後例
えばAsをドープしてソース、ドレインとなるn⁺
層５６_１，５６_２を形成する。フイールド酸化膜
５２側の段差部に残したシリコン酸化膜５５は、
p⁺層５３とn⁺層５２_２を分離するマスクとして
働き、この間の耐圧向上と寄生容量を抑える上で
効果がある。その後、上記実施例と同様に、ゲー
ト領域のシリコン酸化膜５５を除去し、第５図ｄ
のように、改めてゲート酸化膜となるシリコン酸
化膜５７を形成し、多結晶シリコン膜５８を堆積
してこれを反応性スパツタエツチングによりゲー
ト領域にのみ残し、CVD酸化膜５９でおおつ
て、コンタクトホールをあけて取出し電極６０
_１，６０_２を形成する。

この実施例によれば、第４図の実施例と同様の
効果が得られる他、フイールド反転防止層とソー
ス、ドレインの重なりをなくして良好な特性を得
ることができる。

なお第４図、第５図の実施例でシリコン酸化膜
４３，５５の代りにリン硅化ガラスを用い段差部
に残した上記リン硅化ガラスをメルトする事によ
り、段差部を丸くして取出し電極の断切れを予防
する事もできる。

以上詳細に説明したように本発明によれば、標
準的なMOSプロセスを用い、異方性ドライエツ
チング技術を組合せて、複雑なＸ線露光装置や電
子線露光装置などを用いる事なく、基板表面の段
差部に短いチヤネル長を持つ安定した特性の
MOS型電界効果トランジスタを製造することが
できる。

【図面の簡単な説明】

第１図はSMOSの製造工程を示す断面図、第２
図は本発明の一実施例の製造工程を示す断面図、
第３図〜第５図はこの発明の他の実施例の製造工
程を示す断面図である。 ２１，３１，４１，５１……ｐ型シリコン基
板、２３，３３，４２，５４……段差部、２４，
３４，４６，５７……シリコン酸化膜（ゲート絶
縁膜）、２５，３５，４７，５８……多結晶シリ
コン膜（ゲート電極）、２６_１，２６_２，３７
_１，３７_２，３７_３，４５_１，４５_２，５６_１，
５６_２……n⁺層（ソース、ドレイン）、４３，５
５……シリコン酸化膜。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の素子形成領域にエツチングによ
   り所定の段差部を形成する工程と、前記段差部が
   形成された基板全面に薄い絶縁膜を介して半導体
   膜または導電体膜を形成する工程と、前記半導体
   膜または導電体膜を前記段差部にのみ残すように
   異方性ドライエツチングにより除去してゲート電
   極を形成する工程と、得られたゲート電極をマス
   クとしてソース、ドレインとなる不純物添加層を
   形成する工程とを備えたことを特徴とする半導体
   装置の製造方法。 ２ 半導体基板の素子形成領域にエツチングによ
   り所定の段差部を形成する工程と、前記段差部が
   形成された基板全面に絶縁膜を形成する工程と、
   前記絶縁膜を前記段差部にのみ残すように異方性
   ドライエツチングにより除去する工程と、残され
   た絶縁膜をマスクとしてソース、ドレインとなる
   不純物添加層を形成する工程と、前記残された絶
   縁膜を除去し改めて基板全面に薄い絶縁膜を介し
   て半導体膜または導電体膜を形成する工程と、前
   記半導体膜または導電体膜を前記段差部にのみ残
   すように異方性エツチングにより除去してゲート
   電極を形成する工程とを備えたことを特徴とする
   半導体装置の製造方法。