KR970011379B1 - 반도체 박막트랜지스터 제조방법 - Google Patents
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Abstract
요약 없음
Description
제1도의 종래 기술에 따른 반도체 박막트랜지스터 단면도.
제2도는 종래 기술에 따른 S램 셀의 회로도.
제3도는 본 발명에 따른 반도체 박막트랜지스터 제조방법.
* 도면의 주요부분에 대한 부호의 설명
10,30 : 반도체 기판11,12,31,32,301 : 절연막
13,33 : 폴리실리콘14,34 : 소스
15,35 : 채널 부위16,36 : 드레인
300 : 그리드 게이트303 : 포토레지스트
OS : 오프셋 영역C : 콘택홀
본 발명은 반도체 박막트랜지스터 제조방법에 관한 것으로서, 특히 게이트가 하단에 위치한 박막트랜지스터 제조시 게이트의 드레인 영역 상단에 그리드 게이트(grid gate)를 추가로 형성하여 트랜지스터의 동작이 오프(OFF)됐을 때 게이트가 드레인 사이의 전계를 차폐(shielding)시켜 오프-전류가 획기적으로 감소하는 반도체 장치의 그리드 게이트를 갖는 박막트랜지스터 제조방법에 관한 것이다.
일반적으로 반도체 장치의 S램 소자에서 부하저항 대신 사용되거나 액정표시반(LCD)에 널리 사용되는 소자로서 게이트가 하단에 위치한 박막트랜지스터가 있다.
이 박막트랜지스터를 제조하기 위한 종래의 제조방법은 먼저, 실리콘 기판 위에 게이트 절연막으로 산화막을 증착한 후 그 위에 게이트 폴리실리콘을 증착한 다음 이를 패터닝 및 식각하여 게이트 배선을 형성한다.
그리고 층간절연 및 게이트의 절연을 위하여 다시 전면에 산화막을 증착한 후 그 위에 소스/드레인 및 채널 형성부위가 될 바디폴리실리콘막을 증착한다. 이어서 오프셋 된 소스/드레인 형성용 마스크를 이용한 포토레지스트 패턴을 바디폴리콘막 위에 정의한 다음 이를 이용한 이온 주입으로 소스/드레인을 형성하여 게이트가 하단에 위치한 박막트랜지스터를 완성한다.
이렇게 완성된 박막트랜지스터의 단면도가 제1도에 도시되었다.
즉, 제1도는 종래 기술에 따라 제조된 반도체 장치의 게이트가 하단에 위치한 박막트랜지스터의 단면도이다.
실리콘 기판(10)위에 게이트 절연막(11)으로 산화막이 있으며 그위에 게이트(13)전극이 형성되어 있고, 게이트 절연막(11)표면과 게이트(13)전극의 표면 및 측면에 패드산화막(12)이 형성되어 있다.
이러한 패드 산화막(12) 위에 소스, 채널, 드레인이 형성될 바디 폴리실리콘막(부호 표시안함)이 중착되어 있고 이 바디폴리실리콘은 다시 불순물 이온이 주입된 소스(14)/채널(15)부위/드레인(16)이 형성되어 있다.
도면에 나타난 바와 같이 소스(14)/채널부위(15)/드레인(16)이 형성되되, 게이트(13)상부에 채널(15)부위가 형성될 때 그 형성 위치가 게이트(13)와 정확히 일치하며 얼라인되지 않고 오프셋(OFF-SET)되어 얼라인되어 옵셋영역(OS)이 나타난다.
이러한 오프셋영역(OS)을 가지면 게이트(13)와 드레인(16)의 거리가 도면에서와 같이 멀어지게 되며 따라서 게이트(13)전극의 포텐샬에 의한 전자/홀 쌍의 생성을 억제하여 누설전류를 감소시키는 효과를 갖게 된다.
그러나 위에서 설명한 바와같은 방법으로 제조된 박막트랜지스터는 트랜지스터의 동작이 오프(OFF)상태가 되면 누설전류량의 증가로 온/오프 전류비가 감소하고 트랜지스터의 동작이(ON)상태가 되면 게이트와 드레인 사이의 멀어진 거리(오프셋영역, OS)가 오프셋 되지 않은 경우보다 크게 되어 전류흐름의 저항을 증가시키게 된다. 결국 이러한 저항증가는 온-전류의 양을 줄이게 되어 박막트랜지스터의 특성에 중요한 온/오프 전류비를 감소시키게 된다. 이렇게 감소한 온/오프 전류비는, 특히 액정표시판에 사용될 때, 온전류의 감소로 인해 트랜지스터의 구동력을 떨어뜨리게 된다.
더욱이 오프셋 영역을 정의하기 위해서는 필연적으로 소자의 디멘션이 커지게 되며, 또한 오프셋 영역의 길이변화에 따라 소자의 특성변화가 심하게 된다.
제2도는 S램 셀의 회로도 일부를 도시한 것이다.
PMOS인 박막트랜지스터 Ta와 Tb와 S램 셀에서 부하 저항으로 사용된다. 즉 도면에서와 같이 NA노드의 부하로 사용되는 트랜지스터A(TA)의 드레인(D)의 전위는 셀의 그라운드로 연결되고, NB노드의 전위가 고준위이며 TA의 소스(S)준위가 역시 고준위이므로 TA의 소오스, 게이트(G)와 드레인(D) 사이에 큰 전위차가 발생하여 누설전류가 증가하는 원인이 되는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 오프셋 영역을 형성하지 않는 게이트가 하단에 위치한 박막트랜지스터를 제조하며 특히 게이트와 드레인 영역사이에 그리드 게이트(grid gate)를 추가로 형성하므로써 트랜지스터의 동작이 오프됐을 때 게이트와 드레인 사이의 전계를 이러한 그리드 게이트가 차폐시켜(shielding) 트랜지스터의 오프-전류량을 획기적으로 줄이므로써 온/오프 전류비를 증가시키는 결과를 가져오는 반도체 박막트랜지스터 제조방법을 제공하기 위한 것이다.
본 발명은 반도체 소자 제조방법에 있어서, (가) 반도체 기판 위에 제1절연막을 형성하는 단계오, (나) 상기 제1절연막 위에 제1도전층을 형성하는 단계와, 상기 제1도전층의 소정부위를 제거하여 게이트 전극을 형성하는 단계와, (다) 상기 게이트 전극의 표면 및 측면과 노출된 상기 제1절연막의 표면에 제2절연막을 형성하는 단계와, (라) 상기 제2절연막 위에 그리드 게이트 전극 형성을 위한 제2도전층을 형성하는 단계와, 게이트전극의 상부 영역내에 상기 제2도전층의 일부를 잔류시키고 동시에 상기 잔류한 제2도전층과 연결된 제2도전층 일부를 상기 제2절연막 위에 전류시켜서 그리드 게이트전극을 형성하는 단계와, (마) 상기 잔류하는 제2도전층 표면 및 측면과 노출된 상기 제2절연막위에 제3절연막을 형성하는 단계와, 상기 잔류하는 제2도전층 표면 영역내에 위치하는 상기 제3절연막의 일부를 제거하여 콘택홀을 형성하는 단계와, (바) 상기 콘택홀 영역 및 상기 제3절연막 표면에 제3도전층을 형성하는 단계와, 상기 제3도전층의 소정부위에 불순물 이온을 주입하여 소스/채널/드레인 정션을 형성하는 단계로 이루어진다.
또한, 본 발명은 반도체 기판과, 상기 반도체 기판 상에 형성된 제1절연막과, 상기 제1절연막상에 형성된 제2절연막과, 상기 기판 전면에 형성된 제2절연막과, 상기 제2절연막상에 위치하고 상기 게이트전극의 일부와 상기 제1절연막상의 소정영역에 대응되도록 연속하게 형성된 그리드 게이트전극과, 상기 그리드 게이트전극과 노출된 상기 제2절연막상에 형성되고 상기 그리드 게이트전극의 소정영역을 노출하는 콘택홀을 갖는 제3절연막과, 상기 콘택홀 내부 및 상기 제3절연막상의 제1도전층에 형성되고 소스, 채널, 그리고 드레인 영역의 순으로 연속하여 형성된 반도체 박막트랜지스터이다.
제3도는 본 발명에 따른 반도체 박막트랜지스터 제조방법을 나타낸 것으로서, 특히 게이트가 하단에 위치한 박막트랜지스터 제조시 그리드 게이트를 추가로 형성하여 제조하는 방법을 도시한 것이다.
먼저 (가)도와 같이 실리콘 기판(30)위에 게이트 절연을 위한 제1절연막(31)으로서 산화막을 형성한 다음 이 산화막(31)위에 게이트 전극을 형성하기 위한 제1도전층으로 폴리실리콘층(부호표시안함)을 증착한다.
그리고 이 폴리실리콘층 위에 포토레지스트(도시안함)를 도포한 다음 게이트전극 형성용 마스를 이용하는 포토리소그래피 공정으로 비등방성식각을 실시하여 게이트 전극(33)을 형성한다.
그리고 (나)도와 같이 형성된 게이트전극(33)표면 및 측면과 노출된 제1절연막(31)표면에 층간절연을 위한 제2절연막(32)으로 패드산화막을 형성한다.
이어서 제2절연막을(32)위에 그리그 게이트 형성을 위한 제2도전층(부호표시안함)으로 폴리실리콘을 증착한다.
이 제2도전막 위에 포토레지스트(도시안함)를 도포한 다음 그리드 게이트 형성용 마스크를 이용한 노광 및 현상으로 포토레지스트 패턴을 정의하고 이 패턴과 제2절연막(32)을 에치-스톱층으로 이용하는 비등방성 식각을 실시하여 그리드 게이트(300)전극을 형성한다.
이렇게 형성된 그리드 게이트(300)전극은 도면에서와 같이 제1도전막층으로 형성된 게이트(33)전극 상부에 형성되어, 이후 형성될 드레인과 게이트(33) 전극 사이의 전계를 차폐시키는 역할을 한다.
공정후 (다)도와 같이 그리드 게이트(300)전극과 이후 형성될 제3도전층 사이의 절연을 위한 제3절연막(301)으로 산화막을 그리드 게이트(300)전극 표면 및 측면 그리고 노출된 제2절연막(32)표면에 형성한다.
그다음 이후 형성될 제3도전층의 드레인과 그리드 게이트(300)전극을 전기적으로 연결시키기 위하여 제3절연막(301)위에 포토레지스트를 도포한 후, 포토리소그래피 공정을 실시하여 게이트(300)영역내의 제3절연막(301)일부를 제거하여 그리드 게이트(300)일부를 노출시키므로써 콘택홀(C)을 형성한다.
이후 (라)도와 같이 소스/채널/드레인을 형성하기 위한 제3도전층(34,35,36)으로 폴리실리콘을 콘택홀(C)영역 즉 노출된 그리드 게이트 전극 표면과 제3절연막(301)표면 및 콘택홀(C)영역의 측벽을 이루는 제3절연막(301)의 측면에 증착한다. 이때 그리드 게이트(300)와 제3도전막은 콘택홀(C)에 의하여 전기적으로 연결된다.
이어서 오프셋 되지 않은 소스/드레인 형성용 불순물 이온주입을 위한 이온주입 방해막 형성을 위하여 제3도전층(34,35,36)위에 포토레지스트(부호표시안함)를 도포한다. 그리고 게이트(33)상부 영역을 이후 형성도리 소스/드레인 일부와 채널이 공유할 수 있도록 하기 위하여, 도면에서와 같이 종래의 오프셋 소스/드레인 형성용 마스크보다 노광부위가 작은 마스크를 이용하여 노광 및 현상으로 포토레지스트 패턴(303)을 정의한다.
그 다음 이 포토레지스트 패턴(303)을 이온주입 방해막으로 이용하여 불순물 이온을 제3도전막에 주입한다. 따라서 소스(34)/드레인(36)졍션 및 채널 영역(35)이 자동 얼라인 되어 형성한다.
이후 포토레지스트 패턴(303)을 제거하여 개선될 박막트랜지스터가 완성된다.
이와 같이 형성된, 본 발명에 따른 박막트랜지스터는 채널 영역(35)이 종래의 그것보다 짧아지게 되어 즉 소스(34)와 드레인(36)사이의 간격이 줄어든다.
이상에서 상술한 바와 같이 본 발명은 게이트가 하단에 위치한 박막트랜지스터 제조시 소스/드레인 형성부위가 될 폴리실리콘층 형성전에 그리드 게이트를 추가로 형성하므로써 트랜지스터의 동작이 오프될 때 게이트와 드레인 사이의 전계를 차폐시켜 오프전류를 획기적으로 감소시키므로 온/오프 전류비를 크게하여 줄 수 있다.
더욱이 소스와 드레인 사이의 거리가 짧아지므로 저항감소 및 소자의 디멘션 축소 및 개선될 소자의 안정한 특성을 본 발명은 제공하는 것이다.
Claims (8)
- 반도체 소자 제조방법에 있어서, (가) 반도체 기판 위에 제1절연막을 형성하는 단계와, (나) 상기 제1절연막 위에 제1도전층을 형성하는 단계와, 상기 제1도전층의 소정부위를 제거하여 게이트 전극을 형성하는 단계와, (다) 상기 게이트 전극의 표면 및 측면과 노출된 상기 제1절연막의 표면에 제2절연막을 형성하는 단계와, (라) 상기 제2절연막 위에 그리드 게이트 전극 형성을 위한 제2도전층을 형성하는 단계와, 게이트전극의 상부 영역내에 상기 제2도전층의 일부를 잔류시키고 동시에 상기 잔류한 제2도전층과 연결된 제2도전층 일부를 상기 제2절연막 위에 잔류시켜서 그리드 게이트전극을 형성하는 단계와, (마) 상기 잔류하는 제2도전층 표면 및 측면과 노출된 상기 제2절연막위에 제3절연막을 형성하는 단계와, 상기 잔류하는 제2도전층 표면 영역내에 위치하는 상기 제3절연막의 일부를 제거하여 콘택홀을 형성하는 단계와, (바) 상기 콘택홀 영역 및 상기 제3절연막 표면에 제3도전층을 형성하는 단계와, 상기 제3도전층의 소정부위에 불순물 이온을 주입하여 소스/채널/드레인 정션을 형성하는 단계로 이루어진 반도첵박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1절연막, 제2절연막, 제3절연막은 실리콘 산화막으로 형성하는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1도전층, 제2도전층, 제3도전층은 폴리실리콘을 사용하는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제1항에 있어서, (마)단계 및 (바)단계에서, 상기 콘택홀은 상기 드레인과 상기 그리드 게이트전극을 전기적으로 연결시키기 용이한 부위에 형성하는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제1항에 있어서, (바)단계에서 상기 불순물 이온주입은 상기 채널 부위가 상기 게이트 상부 영역내에 형성되고, 동시에 상기 소스/드레인 졍션의 일부 또한, 게이트 상부 영역내에 형성될 수 있도록 실시하는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 반도체 기판과, 상기 반도체 기판 상에 형성된 제1절연막과, 상기 제1절연막상에 형성된 제2절연막과, 상기 기판 전면에 형성된 제2절연막과, 상기 제2절연막상에 위치하고 상기 게이트전극의 일부와 상기 제1절연막상의 소정영역에 대응되도록 연속하게 형성된 그리드 게이트전극과, 상기 그리드게이트전극과 노출된 상기 제2절연막상에 형성되고 상기 그리고 게이트전극의 소정영역을 노출하는 콘택홀을 갖는 제3절연막과, 상기 콘택홀 내부 및 상기 제3절연막상의 제1도전층에 형성되고 소스, 채널, 그리고 드레인 영역의 순으로 연속하여 형성된 반도체 박막트랜지스터.
- 제6항에 있어서, 상기 제1도전층에 형성된 드레인은 상기 콘택홀을 통하여 상기 그리드 게이트전극과 전기적으로 연결되며, 또한 상기 그리드 게이트전극상에 위치하도록 상기 드레인이 형성되고 상기 드레인에 연결되어 상기 그리드 게이트전극의 일부와 상기 게이트전극상의 소정의 영역에 대응되도록 형성된 채널, 그리고 상기 채널에 연결되어 상기 게이트전극의 일부에 대응되면서 상기 제3절연막상에 형성된 소스를 포함하여 이루어진 것이 특징인 반도체 박막트랜지스터.
- 제6항에 있어서, 상기 그리드 게이트전극은 폴리실리콘으로 이루어진 것이 특징인 반도체 박막트랜지스터.
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1993
- 1993-12-07 KR KR1019930026666A patent/KR970011379B1/ko not_active IP Right Cessation
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| KR950021779A (ko) | 1995-07-26 |
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