KR0178800B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR0178800B1
KR0178800B1 KR1019930004868A KR930004868A KR0178800B1 KR 0178800 B1 KR0178800 B1 KR 0178800B1 KR 1019930004868 A KR1019930004868 A KR 1019930004868A KR 930004868 A KR930004868 A KR 930004868A KR 0178800 B1 KR0178800 B1 KR 0178800B1
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유스케 고아먀
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사또오 후미오
가부시기 가이샤 도시바
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Abstract

본 발명은 반도체 기판내에 형성된 배선층에 대해 간단하게 전위를 공급할 수 있고, 또한 용이하게 형성할 수 있는 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하고자 하는 것이다.
P형 실리콘 기판(10)내에 형성된 N형 영역(18)과, 기판(10)내에 형성된 트렌치군(121~124)과, 트렌치군(121~124)을 이루는 각 트렌치의 최소한 바닥에서 기판(10)내에 형성되어 서로 접촉해서 배선층(16)을 이루고, N형 영역(18)에도 접촉하는 N형 영역군(141~144)과, N형 영역(18)에 전기적으로 접속되어 N형 영역(18)을 통해 N형 영역군 (141~144)에 소정의 전위를 부여하는 전극(20)을 구비하는 것을 주요 특징으로 하고 있다. 이와 같은 장치이면 기판(10)내에 형성된 배선층(16)에 대한 전위의 공급이 N형 영역 (18)을 통해 행해지므로, 터미널·트렌치 형성 등, 특수한 궁리를 필요로 하지 않는다. 따라서 용이하게 형성할 수 있다.

Description

반도체 장치 및 그 제조 방법
제1도는 본 발명의 제1의 실시예에 의한 반도체 장치의 단면도.
제2도는 본 발명의 제2의 실시예에 의한 반도체 장치의 단면도.
제3도는 본 발명의 제3의 실시예에 의한 반도체 장치의 단면도.
제4도는 본 발명의 제3의 실시예에 의한 반도체 장치의 주요한 제1의 공정에 있어서의 단면도.
제5도는 본 발명의 제3의 실시예에 의한 반도체 장치의 주요한 제2의 공정에 있어서의 단면도.
제6도는 본 발명의 제3의 실시예에 의한 반도체 장치의 주요한 제3의 공정에 있어서의 단면도.
제7도는 본 발명의 제3의 실시예에 의한 반도체 장치의 주요한 제4의 공정에 있어서의 단면도.
제8도는 본 발명의 제3의 실시예에 의한 반도체 장치의 주요한 제5의 공정에 있어서의 단면도.
제9도는 본 발명의 제3의 실시예에 의한 반도체 장치의 주요한 제6의 공정에 있어서의 단면도.
제10도는 본 발명의 제3의 실시예에 의한 반도체 장치의 주요한 제7의 공정에 있어서의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : P형 실리콘 기판 120~124: 트렌치
140~144: N형 확산층 16 : 매입형 배선층
18,181,182: 깊은 N형 영역(웰) 20 : 전극층
22 : N형 웰 241,242: P형 웰
26 : 필드 산화막 28 : 실리콘 산화막
30 : 실리콘 질화막 32 : 시스(실리콘 산화막)
340~343: N형 불순물 주입 영역 36 : 포토레지스트층
380~383: 폴리실리콘막(플레이트 전극) 40 : 적층 절연막(유전체막)
420~423: 폴리실리콘막(스토리지·노드전극) 44 : 포토레지스트
461,462: 창문 481,482: 스토리지·노드접속부
501,502: N형 영역 520~523: 폴리실리콘막
540~543: 실리콘 산화막 56,581,582: 게이트 산화막
601~603: 워드선 621,622: 게이트
701,702: N형 소스 영역 703: N형 드레인 영역
721,722: N형 소스/드레인 영역 741,742: P형 소스/드레인 영역
761,762: N형 콘택트 영역 781,782: P형 콘택트 영역
80 : 층간 절연막 82 : 배선층(비트선)
84 : 층간 절연막 861~863: 배선층
881~883: 전극층
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 반도체 기판의 내부에 배선층을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 반도체 기판의 내부에 배선층을 갖는 반도체 장치로서는 A 4.2㎛2Half-Vdd Sheath-Plate Capacitor DRAM Cell with Self-Aligned Buried Plate-Wiring. T.Kaga et al, International Electron Devices Meeting Technical Digest, 1987, p332~p335에 개시되어 있는 다이내믹형 RAM 셀이나, Half Vcc Sheath-Plate Capacitor DRAM Cell with Self-Aligned Buried Plate Wiring. T.Kaga et al, IEEE TRANSACTIONS ON ELECTRON DEVICES VOL.35, NO.8. August 1988. p1257~p1263에 개시되어 있는 다이내믹형 RAM 셀이 있다.
이들 문헌에 개시되어 있는 셀은 각 트렌치의 바닥에서 각기 P형 기판내에 확산 형성된 N형 확산층을 가지며, 그리고 N형 확산층은 각기 서로 접촉함으로써 기판의 내부에서 배선층을 구성하고 있다. 상기 셀에 있어서의 배선층은 캐패시터의 플레이트 전극에 전위를 인가하는 배선의 기능을 하고 있다.
그러나, 상기 셀에서는 배선층이 기판의 내부에 형성되기 때문에, 그 배선층에 전위를 인가하는데는 예를들면 트렌치 하나를 전위 공급용 터미널 기능을 하게하는 특수한 궁리가 필요하다. 상기 셀에서는 다음과 같이 해서 트렌치의 하나를 터미널(이하 터미널·트렌치하고 함)로서 기능시키고 있다.
트렌치의 측벽에는 이른바 시스(sheath)형 캐패시터를 구성하기 위해 산화막이 형성되어 있다. 이 산화막을 터미널·트렌치에 있어서는 사진식각법을 사용하여 제거하도록 하고, 터미널·트렌치에서는 트렌치 주위의 전면에 N형 확산층이 형성되게 한다. 그리고, 이 N형 확산층에 그 밖의 각 트렌치의 바닥에서 P형 기판내에 확산 형성된 배선층으로 되는 N형 확산층을 접촉시킨다. 배선층으로 되는 N형 확산층으로서의 전위 공급은 트렌치 주위의 전면에서 형성된 확산층에서 행해진다.
이상과 같이 반도체 기판의 내부에 배선층을 갖는 반도체 장치에서는 그 배선층에 전위를 인가하기가 용이하지 않으며, 예를들어 터미널·트렌치를 형성하는 등 특수한 궁리를 하여 전위를 인가하고 있는 것이 실정이다. 이 때문에 사진식각 공정이 증가하는 등 공정이 복잡해지는 문제가 있다. 특히 터미널·트렌치의 형성시에는 트렌치 측면의 산화막을 선택해서 제거하기 위해 터미널·트렌치에서 레지스트를 제거할 필요가 있다. 이 때, 레지스트가 완전히 제거되지 않고 터미널·트렌치내에 잔류해 버릴 확률이 매우 높다. 레지스트가 트렌치내에 남으면 산화막이 완전히 제거되지 않고 잔류하게 되어, 이 잔류 산화막이 확산마스크로 되어 확산 불량등을 발생시킨다. 확산 불량이 발생하면 배선층과 터미널의 접촉저항이 증가하는 등의 문제가 생긴다. 또한 레지스트가 트렌치내에 남으면 이 레지스트에 포함된 유해불순물(중금속 등)이 장치내에 퍼져, 장치가 불순물에 의해 오염되어 버릴 염려도 있다.
본 발명은 상기와 같은 점을 감안하여 이루어진 것으로서 그 목적은 반도체 기판내에 형성된 배선층에 대해 간단히 전위를 공급할 수 있고, 또한 용이하게 형성할 수 있는 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명에 의한 반도체 장치는 제1도전형의 반도체 기판내에 형성된 제2도전형의 제1의 반도체 영역과, 상기 기판내에 형성된 트렌치군과, 상기 트렌치군을 이루는 각 트렌치의 최소한 바닥에서 상기 기판내에 형성되어 서로 접촉하여 배선층을 이루고, 상기 제1의 반도체 영역에도 접촉하는 제2도전형의 제2의 반도체 영역군과, 상기 제1의 반도체 영역에 전기적으로 접속된, 상기 제1의 반도체 영역을 통해 상기 제2의 반도체 영역군에 소정의 전위를 인가하는 전극을 구비하는 것을 특징으로 하고 있다.
상기와 같은 반도체 장치에 의하면 기판내에 형성되며, 또한 서로 접촉하여 배선층을 이루는 제2의 반도체 영역군을 제1의 반도체 영역에 접촉시키고 있다. 제1의 반도체 영역에는 이 제1의 반도체 영역을 통해 제2의 반도체 영역군에 소정의 전위를 인가하는 전극이 설치되어 있고, 제2의 반도체 영역군으로의 전위의 공급을, 기판내에 형성된 제1의 반도체 영역에서 할 수 있다. 따라서 터미널 트렌치 형성 등, 특수한 궁리를 하지 않아도 제2의 반도체 영역군에 전위를 공급할 수 있게 된다. 따라서 용이하게 형성할 수 있는 구조로 된다. 예를들면 터미널·트렌치의 공정(사진식각공정)을 생략할 수 있는 것으로부터는 트렌치내의 레지스트 잔류 문제도 해소되고, 장치의 수율의 저하, 확산 불량에 의한 배선층과 터미널과의 접촉 저항 증가, 장치의 불순물오염 등의 문제를 개선할 수 있다. 이 때문에 수율의 향상이나 장치의 신뢰성 향상 등의 효과가 얻어진다.
또, 그 제조 방법도 기판내에 제1의 반도체 영역을 형성하는 것만으로 되며, 예를들면 트렌치내에서 레지스트를 제거하는 것에 비해 간단하다. 또, 제1의 반도체 영역은 예를들어 웰이나 깊은 확산층(deep diffusion)과 동일한 공정으로 형성할 수도 있고, 공정을 증가시키지 않고 얻을 수도 있다.
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다.
제1도는 본 발명의 제1의 실시예에 의한 반도체 장치의 단면도이다.
제1도에 나타낸 것처럼 예를들어 P형의 실리콘 기판(10)내에는 트렌치(121~124)가 형성되어 있다. 기판(10)내에는 트렌치(121~124)의 바닥에서 각기 이온주입법이나 불순물의 확산에 의해 형성된 N형 확산층(141~144)이 형성되어 있다. N형 확산층(141~144)은 서로 접촉하는 것에 의해 전기적으로 접속되며, 이것에 의해 기판(10)내에 형성된 매입형 배선층(16)을 구성하고 있다. 또한 기판(10)내에는 이온주입법이나 기판(10)의 표면에서 불순물을 확산함으로써 형성된 N형 영역(18)이 형성되어 있다. N형 영역(18)은 전극층(20)에 전기적으로 접속되는 동시에 배선층(16)에도 전기적으로 접속되어 있다. 또 특별히 도시하지는 않았지만 트렌치(121~124) 내에는 하나의 전극을 배선층(16)에 전기적으로 접속하는 캐패시터나, 소스 또는 드레인의 한쪽을 배선층(16)에 전기적으로 접속한 절연 게이트형 FET(예를들면 MOSFET)등의 소자가 형성된다.
상기 구성의 반도체 장치에 의하면 배선층(16)의 전위는 전극층(20)으로부터 N형 (18)을 통해 공급된다. 이 때문에 종래처럼 터미널·트렌치 등, 특수한 구조를 형성하지 않아도, 배선층(16)으로의 공급이 가능하다. 또, N형 영역(18)은 예를들면 트렌치내로부터 레지스트를 제거하는 등, 난이한 공정을 거치지 않아도, 이온 주입법, 또는 기판 표면으로부터의 불순물의 확산등에 의해 형성할 수 있으므로 그 형성이 용이하다. 따라서 제조상의 실수를 감소시킬 수 있고, 장치의 수율을 낮추는 일도 없다. 또 N형 영역(18)은 예를 들면 도시하지 않은 N형 웰영역, 또는 종형 바이폴라 트랜지스터에서 사용되는 N형 콜렉터 취출영역과 동시에 형성할 수 있다. 이 때문에 N형 영역(18)을 N형 웰영역, 또는 N형 콜렉터 취출 영역과 동시에 형성하면 공정수의 증가를 억제할 수 있다.
제2도는 본 발명의 제2의 실시예에 의한 반도체 장치의 단면도이다.
제2도에 나타낸 것처럼 N형 영역(18)내에 최소한 하나의 트렌치(120)가 형성되도록 해도 된다.
상기 구성이 반도체 장치에 의하면 트렌치(120~124)를 형성할 때, 마스크의 불일치가 발생하더라도 N형 영역(18)과 배선층(16)을 접촉시킬 수 있으며, N형 영역(18)과 배선층(16)과의 전기적인 도통을 항상 확보할 수 있다.
다음에 본 발명의 제3의 실시예에 의한 반도체 장치에 대해 설명한다. 제3의 실시예는 본 발명에 의한 반도체 장치의 시스형 캐패시터를 가지며, 주변회로를 CMOS 회로로 구성한 다이내믹형 RAM에 사용한 예이다.
제3도(a)는 제3의 실시예에 의한 장치의 단면도이며, 제3도(b)는 매립형 배선층 접속부 b 근방의 확대도, 제3도(c)는 시스형 캐패시터부 c 근방의 확대도이다. 제4도 (a),(b),(c) ~ 제10도 (a),(b),(c)는 그 장치의 제조 방법을 주요 공정별로 나타낸 단면도이다. 이하 제3의 실시예에 의한 장치를 그 제조 방법과 함께 다음에 설명한다.
먼저, 제4도 (a)~(c)에 나타낸 것처럼, P형 실리콘 기판(10)내에 실질적으로 동일 깊이의 깊은 N형 영역(181)(182)을 예를들어 이온주입법을 사용하여 형성한다. 이어서, 예를들어 이온주입법을 사용하여 기판(10)내에 N형 웰(22) 및 P형 웰(241),(242)을 각기 형성한다. 이어서 예를들어 LOCUS 법을 사용하여 기판(10)상에 필드 산화막(26)을 형성한다.
다음에 제5도 (a)~(c)에 나타낸 것처럼 기판(10)에 얇은 실리콘 산화막(SiO2)(28)을 열산화법 또는 CVD 법을 사용하여 형성한다. 이어서, 산화막(28)상에 실리콘 질화막(SiNx)(30)을, 예를들어 CVD 법을 사용하여 형성한다. 다음에 기판(10)내에 깊이 3㎛ 정도의 트렌치(120~123)를 사진식각법 및 RIE 법을 사용하여 형성한다. 트렌치(120~123)는 기판(10)의 특히 메모리 셀 어레이 형성부, 즉, P형 웰(241)이 형성된 영역에 형성되며, 필드 산화막(26)의 에지 및 P형 웰(241)을 관통하여 기판(10)에 도달하도록 형성된다. 또 최소한 하나의 트렌치(도면에서는 120)는 깊은 N형 웰(181)내에 형성된다. 이어서 기판(10)의 윗쪽 전면에 약 50nm 의 두께를 갖는 실리콘 산화막(SiO2)을, 예를들면 CVD 법을 사용하여 형성한다. 이어서 이 실리콘 산화막을 RIE 법을 사용하여 에치백함으로써 트렌치(120~123)의 측면상에만 남긴다. 이것에 의해 약 50nm의 두께를 갖는 실리콘 산화막으로 이루어진 시스(32)가 형성된다. 이어서, 트렌치(120~123)의 바닥에서 기판(10)내에 예를들어 이온주입법을 사용하여 N형 불순물, 예를들면 인(P)을 도즈량 1 x 1016cm-2정도로 주입시킨다. 이것에 의해 트렌치(120~123)의 바닥에 노정하는 기판(10)내에는 N형 불순물 주입 영역(340~343)이 얻어진다. 이 이온주입 공정은 도시하지 않은 포토레지스터를 마스크로 사용하거나 또는 질화막(30)과 측벽 절연막(32)을 마스크로 사용하거나 하는 어느 한가지로 행해진다.
다음에 제6도 (a)~(c)에 나타낸 것처럼 기판(10)의 윗쪽 전면에 인이 도핑된 N형 폴리실리콘막을 예를들면 CVD 법을 사용하여 형성한다. 이어서 열처리함으로써 주입 영역(340~343)에 존재하는 인을 활성화시켜, N형 확산층(140~143)을 형성한다. 이들 확산층(140~143)은 서로 접촉하도록 기판(10)내에 확산됨으로써 매입형 배선층(16)을 이룬다. 또 배선층(16)은 깊은 N형 웰(181)에도 접촉시킴으로써, 배선층(16)과 N형 웰(181)이 서로 전기적으로 도통된다. 이어서, 기판(10)의 윗쪽전면에 포토레지스트를 도포한다. 이어서 전면노광에 의해 포토레지스트를 트렌치(120~123)내의 도중까지 노광한다. 이어서 포토레지스트의 노광부분을 제거한다. 이것에 의해 트렌치(120~123)내의 도중까지 파묻힌 포토레지스트층(36)이 얻어진다. 다음에 포토레지스트층(36)을 마스크로 사용하여 폴리실리콘막을 제거한다. 이것에 의해 트렌치(120~123)내의 도중까지 형성된 폴리실리콘막(380~383)이 얻어진다. 폴리실리콘막(380~383)은 배선층(16)에 전기적으로 접속되어 있으며, 장래 시스형 캐패시터의 플레이트 전극으로 된다.
다음에 제7도 (a)~(c)에 나타낸 것처럼 포토레지스트층(36)을 제거한 다음, 폴리실리콘막(380~383)상에 산화막 환산으로 약 5nm의 두께를 갖는 산화막(SiO2) 및 질화막(SiNx)으로 이루어진 적층 절연막(40)을, 예를들면 CVD 법, 또는 열산화법/열질화법 등을 사용하여 형성한다. 적층막(40)은 장래 시스형 캐패시터의 유전체막으로 된다. 이어서 기판(10)의 윗쪽 전면에 인이 도핑된 N형 폴리실리콘막을, 예를 들면 CVD 법을 사용하여 형성한다. 그리고 이 폴리실리콘막을 트렌치(120~123)내의 도중까지 잔류하도록 에치백한다. 이것에 의해 폴리실리콘막(420~423)이 얻어진다. 이 폴리실리콘막(420~423)은 장래 시스형 캐패시터의 스토리지(storage)·노드 전극으로 된다. 이어서 기판(10)의 윗쪽 전면에 포토레지스트(44)를 도포한다. 이어서 포토레지스트(44)중 장래 스토리지·노드 접속부로 되는 부분에 창문(461)(462)을 형성한다. 그리고, 포토레지스트 및 폴리실리콘막(422),(423)을 마스크로 사용하여 예를들어 RIE 법에 의해 시스(SiO2)(32) 및 적층 절연막(40)을 부분적으로 제거한다. 이것에 의해 트렌치(122,123)의 측면에 P형 웰(241)이 노정한 스토리지·노드 접속부(481,482)가 형성된다.
다음에 제8도 (a)~(c)에 나타낸 것처럼 포토레지스트(44)를 제거한 다음, 접속부(481,482)에서 P형 웰(241)내에 예를들어 이온주입법을 사용하여 N형 불순물, 예를들면 인(P)을 주입한다. 이것에 의해 P형 웰(241)내에 N형 영역(501,502)이 얻어진다. 그리고 기판(10)의 윗쪽 전면에 인이 도핑된 N형 폴리실리콘막을 예를 들어 CVD 법을 사용해서 형성한다. 그리고 이 폴리실리콘막을 트렌치(120~123)내의 도중까지 잔류하도록 에치백한다. 이것에 의해 폴리실리콘막(520~523)이 얻어진다. N형 영역(501)과 폴리실리콘막(422), 및 N형 영역(502)과 폴리실리콘막(423)은 각기 폴리실리콘막(522,523)을 통해 전기적으로 접속된다. 그리고, N형 영역(501,502)은 각기 폴리실리콘막(522,523)으로부터의 불순물 확산에 의해 형성되어도 좋다.
다음에 제9도(a)~(c)에 나타낸 것처럼 질화막(30)을 마스크로서 사용하여, 폴리실리콘막(520~523)의 표면영역을 예를들어 열산화법에 의해 산화하고, 실리콘산화막(SiO2)(540~543)을 형성한다. 이것에 의해 트렌치(120~123)의 주위에는 콩까지 모양으로 산화막이 형성되게 되어, 캐패시터는 콩까지 모양의 산화막으로 덮인 트렌치(120~123)의 내부에 형성된 모양(시스형)으로 된다.
다음에 제10도 (a)~(c)에 나타낸 것처럼, 산화막(28), 질화막(30) 및 적층절연막(40)의 노출되어 있는 부분을 제거한다. 그리고 N형 웰(22) 및 P형 웰(241,242)등에 있어서의 소자 형성 영역 표면을 예를들어 열산화하는 것에 의해 게이트 산화막(SiO2)(56),(581),(582)을 각기 형성한다. 다음에 기판(10)의 윗쪽 전면에 예를 들면 N형 폴리실리콘 또는 실리사이드 등으로 이루어지는 도전층을 예를 들면 CVD 법을 사용하여 형성하고, 이 도전층을 패터닝함으로써, 메모리 셀 어레이 영역상에 워드선(601~603), 및 주변 회로 영역상에 게이트(621~622)를 각기 형성한다. 이어서 레지스트(도시생략)등을 마스크로 사용하여, P형 웰(241,242)내에 각기 N형 불순물, 예를들면 인을 이온주입하고, 셀트랜지스터의 N형 소스 영역(701,702), N형 드레인 영역(703), 주변 회로용 N채널형 MOSFET의 N형 소스/드레인 영역(721,722), 및 N형 콘택트 영역(761,762)을 형성한다. 이 때, N형 소스 영역(701,702)은 각기 N형 영역(501,502)과 접촉함으로써 서로 전기적으로 접속된다. 그리고 상기 레지스트를 제거한 다음, 새로운 레지스트(도시 생략)등을 형성하고, 이 레지스트를 마스크로 사용하여 N형 웰(22)에 P형 불순물, 예를들면 붕소를 이온주입하고, 주변 회로용 P채널형 MOSFET의 P형 소스/드레인 영역(741,742), 및 P형 콘택트 영역(781,782)을 형성한다.
다음에 제3도 (a)~(c)에 나타낸 것처럼, 기판(10)윗쪽에 예를 들면 CVD 법을 사용하여 실리콘 산화막(SiO2)등으로 이루어진 층간 절연막(80)을 형성한다. 이어서 층간 절연막(80)내에 N형 드레인 영역(703)등에 통하는 콘택트구멍을 형성한다. 그리고 층간 절연막(80)상에 예를 들면 실리사이드 또는 알루미늄 합금등의 도전층을, 예를들면 CVD 법 또는 스퍼터링 등을 사용하여 형성하고, 이 도전층을 패터닝함으로써 비트선 등의 배선층(82)을 형성한다. 다음에 배선층(82)을 덮도록 층간 절연막(80)상에 예를 들면 CVD 법을 사용하여 실리콘 산화막(SiO2)등으로 이루어지는 층간 절연막(84)을 형성한다. 다음에 층간 절연막(80,84)내에 N형 콘택트 영역(761,762), P형 콘택트 영역(781,782)등으로 통하는 콘택트 구멍을 형성한다. 다음에 층간 절연막(84)상에 예를들면 알루미늄 합금 등의 도전층을 예를들어 스퍼터링법등을 사용하여 형성하고, 이 도전층을 패터닝함으로써, 배선층(16)에 전위를 공급하는 전극층(20), 각종 배선층(861~863), 각 웰에 전위를 공급하는 전극층(881~883)등을 형성한다.
이상과 같은 공정을 거침으로써 본 발명의 제3의 실시예에 의한 장치가 제조된다.
상기 구성의 시스형 캐패시터를 갖는 다이내믹형 RAM에 의하면 N형 웰(181)을 통해 배선층(16)으로 소정의 전위 예를들면 1/2 Vcc 레벨 전위등을 공급할 수 있다. 또 그 제조시에는 이러한 종류의 종래 장치에서 문제가 되던 터미널·트렌치를 형성하기 위한 공정을 생략할 수 있다. 이것에 의해 터미널 트렌치의 측면에서 산화막을 제거하기 위한 사진식각공정이 없어져서, 잔류 산화막의 문제가 해소되고, 배선층과 터미널과의 접촉저항이 증가한다는 등의 문제를 개선할 수 있다. 또한 상기 공정에서는 레지스트가 트렌치내에 잔류하는 확률도 종래 장치의 공정에 비해 감소시킬 수 있고, 불순물 오염의 문제도 개선할 수 있다.
또 제3의 실시예에서 설명한 다이내믹형 RAM은 예를 들어 Process Technologies for A High Speed 16 MDRAM with Trench Type cell, S Yoshikawa et al., symposium on VLSI Technology Digest of Technical Papers, 1989, p.67~p68에 소개되어 있는 다이내믹형 RAM과 동등한 효과가 얻어지도록 동작시킬 수 있다.
즉, 제3의 실시예에서 설명한 다이내믹형 RAM 에서는 P형 실리콘 기판(10)내에 깊은 N형 웰(182)이 형성되어 있으므로 전극층(881)에는 전위 Vbb를, 전극층(882)에는 전위 Vcc(전원 전압)을, 전극층(883)에는 전위 Vss를, 전극층(20)에는 전위 Vcc/2(플레이트 전위)를 각각 공급함으로서 트리플 웰 구조의 다이내믹형 RAM과 같은 동작이 가능해진다.
이처럼 제3의 실시예에서 설명한 다이내믹형 RAM에 상기와 같은 전위를 공급하면 트리플 웰 구조와 거의 동일한 동작상태를 얻을 수 있고 회로 실행이 향상된다고 하는 효과를 얻을 수 있다.
그리고 본원 청구 범위의 각 구성요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도에서 병기한 것은 아니다.
이상 설명한 바와 같이 본 발명에 의하면 반도체 기판내에 형성된 배선층에 대해 간단히 전위를 공급할 수 있고, 또한 용이하게 형성할 수 있는 구조를 갖는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (5)

  1. 제1도전형의 반도체 기판과; 상기 기판 내에 형성되고 상기 기판의 표면에 접하는 제2도전형의 반도체 영역과; 상기 기판내에 형성되고 상기 기판의 표면에 접하며, 주변회로용의 트랜지스터를 구성하기 위한 영역으로서 이용되고, 상기 기판의 표면으로부터의 깊이가 상기 반도체 영역의 상기 기판의 표면으로부터의 깊이와 실질적으로 동일한 깊이로 되어 있는 제2도전형의 다른 반도체 영역과; 상기 기판 내에 형성되고 적어도 하나의 트렌치가 상기 반도체 영역내에 배치되는 트렌치군과; 상기 기판의 표면으로부터 분리된 기판의 내부 영역에 형성되고, 상기 트렌치군을 이루는 각 트렌치 각각의 최소한 바닥에 접하며, 또한 서로 접촉하는 제2도전형의 확산영역군에 의해 구성되고, 이들 확산영역군중 상기 반도체 영역내에 배치되는 적어도 하나의 트렌치의 바닥에 접하는 확산영역이 상기 반도체 영역에 접촉되어 있는 제2도전형의 매립 반도체 영역과; 상기 반도체 영역에 전기적으로 접속되며, 이 반도체 영역을 통해 상기 매립 반도체 영역에 소정의 전위를 인가하는 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 트렌치군을 이루는 각 트렌치내에는 각각 메모리셀의 캐패시터를 구성하기 위한 캐패시터 구조체가 형성되고, 이들 캐패시터 구조체는 각기 동일한 구조를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 캐패시터 구조체는 각각 스토리지·노드 전극으로 되는 부분을 포함하고, 상기 스토리지·노드 전극으로 되는 부분에만 게이트를 워드 선으로 결합하고, 워드선의 전위에 따라 상기 스토리지·노드 전극을 비트선에 결합시키는 셀트랜지스터가 설치되는 것을 특징으로 하는 반도체 장치.
  4. 제1도전형의 반도체 기판내에 상기 기판의 표면에 접하는 제2도전형의 반도체 영역을 형성하는 공정과; 상기 기판내에 적어도 하나의 트렌치가 상기 반도체 영역내에 배치되는 트렌치군을 형성하는 공정과; 상기 기판의 표면으로부터 분리된 상기 기판의 내부 영역에 상기 트렌치군을 이루는 각 트렌치 각각의 적어도 바닥으로부터 제2도전형의 불순물을 확산시켜, 상호 접촉하고 있는 제2도전형의 확산영역군에 의해 구성되고, 이들 확산영역군중 상기 반도체 영역내에 배치되어 있는 적어도 하나의 트렌치의 바닥에 접하는 확산영역이 상기 반도체 영역에 접촉되고 있는 제2도전형의 매립 반도체 영역을 형성하는 공정과; 상기 반도체 영역에 이 반도체 영역을 통해 상기 매립 반도체 영역에 소정의 전위를 인가하는 전극을 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 기판내에 상기 기판의 표면에 접하는 주변회로용의 트랜지스터를 구성하기 위한 영역으로서 이용되는 제2도전형의 다른 반도체 영역을 형성하는 공정을 포함하고, 상기 반도체 영역을 상기 다른 반도체 영역과 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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