KR940008727B1 - 반도체장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 85
- 239000010410 layer Substances 0.000 claims description 119
- 239000000758 substrate Substances 0.000 claims description 69
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 57
- 239000012535 impurity Substances 0.000 claims description 44
- 238000009792 diffusion process Methods 0.000 claims description 27
- 150000002500 ions Chemical class 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 description 42
- 238000005530 etching Methods 0.000 description 20
- 238000000034 method Methods 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000006185 dispersion Substances 0.000 description 6
- 238000007373 indentation Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
내용 없음.
Description
제1a도는, 본 발명의 1실시예에 있어 반도체장치의 구조를 표시하는 단면도(제1b도의 A-A단면도).
제1b도는 그의 평면도.
제2a도, 제2b도, 제2c도, 제2d도, 제2e도, 제2f도, 제2g도. 제2h도, 제1a도 및 제1b도에 표시한 본 발명의 1실시예의 반도체장치의 제조공정을 순차 표시하는 단면도.
제3a도, 제3b도, 제3c도는 본 발명의 반도체장치를 형성하기 위해서의 타의 제조방법의 예를, 공정마다 순차표시 하는 단면도.
제4도는 본 발명의 DRAM의 메모리셀부주변에 적용한 구조를 표시하는 단면도.
제5a도는 종래의 반도체장치의 구조를 표시하는 단면도(제5b도의 A-A단면도).
제5b도는 그의 평면도.
제6a도, 제6b도, 제6c도, 제6d도, 제6e도, 제6f도, 제6g도, 제6h도, 제5a도 및 제5b도에 표시하는 반도체 장치를 제조하기 위해서의 종래의 공정을 순차표시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,21 : 반도체기판 2,4,7 : 산화막
3,30 : 다결정실리콘층 8,33 : 컨택트홀
9,34 : 도전배전층 18,35 : 불순물확산층
31 : 산화절연막(산화막) 32 : 절연층(산화막)
(도면중 동일부호를 붙인부분은 동일 또는 상당의 요소를 표시)
이 발명은, 반도체장치에 관한 것이고, 특히, 도전배선층과 전기적접속부를 가지는 다결정실리콘층을 포함하는 반도체장치에 관한 것이다.
종래부터, MOS(Metal Oxide Semiconductor)형의 집적회로의 트랜지스터간을 분리하는 부분, 즉 필드 부분에는 두꺼운 필드산화막을 형성하고, 소자분리를 행하고 있다.
이 필드산화막을 형성하는 방법으로서, 실리콘질화막(Si3N4막)의 내산화성이 강한 성질을 이용하여, 실리콘기판표면의 1부에 선택적으로 열산화막을 형성하는, 소위 LOCOS(Local Oxide Of Sillicon)법이 대표적으로 사용되고 있다.
그러나, 이 LOCOS법에 있어서는, 단면이 새의 부리상으로되는 소위 버드피크가 형성되기 때문에 반도체 장치의 집적도의 향상을 방해한다고 하는 문제가 있었다.
그래서 근년, LOCOS등과는 필드산화막에 대치하는 소자분리 수단으로서, 소위 필드실드를 이용하는 방법이 사용되도록 되었다.
이 필드실드는 필드부의 반도체기판상에 얇은 산화막을 개재하게 하여 형성된 다결정실리콘등의 도전층으로되는 실드전극에 바이어스전압을 인가하여, 소자분리를 도모하는 것이다. 이 방법에 의하면 LOCOS법등의 필드산화막을 사용하는 방법에 비하여, 보다 좁은 면적의 필드부에서 소자분리를 가능하게 하기위해, 고집적화를 도모하는데 뛰어난다.
이하 필드실드에 의한 소자분리영역의 구조 및 그의 형성 고정을, 제5a도, 제5b도, 제6a도 내지 제6h도를 참조하면 설명한다. 종래의 필드실드에 의해 소자분리구조는, 예를 들면 제5a도 및 제5b도에 표시하는 것과 같이 되어 있다.
이 종래의 필드실드에 의한 소자분리구조는, 이들의 도면을 참조하여, 예를 들면 단결정 p형 실리콘등으로 되는 반도체기판(1)의 표면상에, 500Å정도의 두께의 산화막을 개재하여, 불순물을 도프한 다결정실리콘으로되는 필드실드전극(3)이, CVD법등에 의해 2000Å정도의 두께로 형성되어 있다.
이 필드실드전극(3)은, 약 2000Å두께의 산화막으로 덮여있고, 이 산화막(4)의 표면에 게이트전극(6)이 패턴닝형성되어 있다. 이 게이트전극은, 필드실드전극(3)에 의해 분리절연된 활성영역에 있어서는, 수 100Å의 두께의 게이트절연막(5)을 개재하게 하고, 반도체기판(1)표면상에 형성되어 있다. 게이트전극(6)상 및 그이외의 필드실드전극상에는, 산화막(7)으로 덮혀 있다.
이 산화막(7)의 소정개소에는 컨택트홀(8)이 설치되어 이 컨택트홀(8)에 있어서, 산화막(7)의 표면상에 알루미늄등으로 형성된 도전배선과 필드실드전극(3)이 전기적으로 접속되어 있다.
이 도전배선층(9)은, 필드실드전극(3)에 바이어스전극을 인가하기 위해 설정되어 있다. 활성영역에 있어 게이트전극(6)의 양단에는, 제5b도를 참조하여, MOS형 전계효과트랜지스터의 소스/드레인영역을 형성한다. 반도체기판(1)과는 반대의 도전형의 불순물확산층(10a,10b)이 형성되어, 이들의 불순물확산층(10a,10b)은, 각각 컨택트홀(11a,11b)에 있어서, 알루미늄등의 도전배선층(12a,12b)과 전기적으로 접속되어 있다.
다음은, 이와같은 구조를 가지는 종래의 필드실드에 의해 소자분리된 반도체장치의 제조공정을, 제6a도 제6h도를 참조하여 설명한다.
우선, 반도체기판(1)의 표면상에, 열산화등에 의해 형성한 약 200Å의 산화막(2)을 개재하게하여, 불순물을 도프한 다결정실리콘층(3)을 CVD법에 의해 약 2000Å퇴적되게 한다. 그후, 이 다결정실리콘층(3)상에 역시 CVD법에 의해 약 2000Å두께의 산화막을 퇴적되게한다(제6a도).
다음은 사진제판과 에칭에 의해, 산화막(4), 다결정실리콘층(3) 및 산화막(2)을 순차선택적으로 에칭하여, 필드실드부(제6b도의 화살표 B부)를 형성하는 동시에, 필드실드부에 에워쌓인 활성영역(제6b도의 화살표(부)의 반도체기판(1) 표면을 노출되게 한다.
그후, 반도체기판(1)상 전면에 CVD법등에 의해 약 2000Å의 산화막을 퇴적되게 하고, 이방성에칭을 실시하는 것에 의해, 필드실드부의 주위에 사이드월스페이서 (4a)를 형성하고, 제6b도에 표시하는 상태로 된다.
다음은, 활성영역의 반도체기판(1)표면상에 열산화에 의해 약 200Å두께의 게이트산화막(5)을 형성한 후, 반도체기판(1)상 전면에, CVD법등에 의해, 인이나 비소등의 불순물을 도프한 다결정실리론층(6)을 퇴적하게 한다(제6c도).
더욱 게이트산화막(5)을 형성하기 위해서의 공정에 있어서는, 산소분위기중에서 약 600℃이상의 온도의 고온으로 열처리가 행하여지나, 이 열처리시에, 다결정실리콘(3)군데군데에, 산화물(13)이 형성되어 버린다.
이 산화물(13)은, 그 크기가 다결정실리콘의 립계(粒界)의 경과 거의 같은 약 2000Å정도이다. 이 산화물(13)은 다결정실리콘층(3)두께가 약 2000Å보다도 충분히 큰 경우에는, 열산화의 공정에 있어서도, 형성되는 일은 없으나, 다결정실리콘층(3)의 두께가 약 2000Å이하의 경우에 형성된다.
이 산화물(13)의 형성의 메카니즘은, 반드시 명확하지는 않으나, 다결정실리콘층(3)의 립계에 따라 산화가 진행하든가, 또는 다결정실리콘립자체가 산화되는 것에 의해 형성되는 것으로 생각된다.
다음은, 사진제판의 에칭에 의해, 게이트전극(6)을 패터닝하고, 제6d도에 표시하는 상태로 된다.
그후, 반도체기판(1)상 전면에 산화막(7)을 형성한다(제6e도). 이 산화막(7)의 표면상에 레지스트(14)를 패턴닝형성하고, 이것을 마스크로서 이방성에칭을 실행하는 것에 의해, 컨택트홀(8)을 형성한다.
이 이방성에칭시에는 컨택트홀(8)의 밑바닥에 다결정실리콘층(3)이 노출하도록 하기위해, 컨택트홀이되는 공간부분의 산화막(7)이 정확히 모두가 제거되도록되면 좋으나, 통상은, 하지에 단차가 있는데에 수반하는 산화막(7)두께의 분산이나, 에칭장치특성의 분산등을 고려하여 20%정도의 오버에칭을 행한다.
이 오버에칭때문에, 컨택트홀(8)의 하방에 형성된 산화막(13)이 제거되어, 다결정실리콘층(3) 및 산화막(2)을 관통하여, 반도체기판(1)표면을 저부로하는 열인부(16)가 형성된다(제6f도). 다음은, 레지스트(14)를 제거한 후, 컨택트홀(8)의 내벽을 포함하고, 반도체기판(1)상 전면에 알루미늄등의 도전층(9a)이, CVD법이나 스퍼터링에 의해 형성된다(제6g도).
그후, 사진제판과 에칭에 의해 도전층(9a)의 패턴닝을 행하여, 도전배선층(9,10a,10b)이 형성된다(제6h도).
상기 종래의 반도체장치는, 상기와 같은 공정을 경유하여 형성하기 때문에, 다음과 같은 문제가 있었다.
도전배선층(9,10a,10b)의 형성시에는, 열인부에도 알루미늄이 충전되기 때문에, 이 열인부(16)는, 도전 배선층(9)과 반도체기판(1)과의 사이에 전류의 리크를 발생하게 하는 리크패스로 된다.
이와같은 리크패스를 발생하게 하는 개구부(16)는, 산화막(2)과 다결정실리콘층(3)의 두께의 합계가, 산화막(4)의 두께의 약 20%이하일때에 발생한다.
그 이유는 다음과 같다.
즉, 산화막(7)의 하지에는 단차가 있기 때문에, 그의 두께는 장소에 의해 분산이 있다. 또, 에칭장치자체에도 에칭속도등의 특성에 다소의 분산이 있다.
그러나 다결정실리콘층(3)과 컨택트를 취하기 위해서의 드라이에칭에서는, 산화막(7)의 가장 두꺼운 곳에 있어서 다결정실리콘층(3)이 노출할때까지 에칭되지 않으면 안된다.
따라서, 그것보다 얇은 위치에서는 오버에칭되는 것이되어, 그 오버에칭의 시점에서 산화물(13)도 에칭된다.
이 오버에칭에 의해, 산화물(13)이 모두 에칭되면, 도전배선층(9)을 형성후, 반도체기판(1)과 도통하고, 리크패스로 된다. 통상의 산화막(7)의 두께의 분산에서 생각하면, 산화막(2)과 다결정실리콘층(3)의 두께의 합계가 산화막(7)의 두께의 약 20%를 초과하는 경우에는, 가장 얇은 산화막(4)의 위치에서도, 오버에칭에 의해 산화물(13)이 모드에칭되는 일은 없고 반도체기판(1)표면상에 잔존한다.
따라서, 리크패스는 발생하지 않는다. 그러나 산화막(2)과 다결정실리콘층(3)의 두께의 합계가 산화막(7) 두께의 약 20%이하이면, 오버에칭에 의해 산화물(13)이 모두 에칭되어 리크패스가 발생할 위험이 있다.
리크패스가 발생되면, 반도체기판(1)을 통하여 전류가 리크하고, 필드실드전극으로되는 다결정실리콘층(3)에 소망의 바이어스전압이 옳게 인가되지 않고, 필드실드부의 필드특성이 열화한다고 하는 현상이 발생한다.
상기 종래외 공정에 있어서, 다결정실리콘층(3)중에 산화물(13)이 형성되는 것을 방지하는 수단으로서, 산화막(2)을 형성한 후에, 그의 표면에 CVD법에 의해, 내산화성이 높은 질화막을 형성하는 것이 생각된다.
그러나, 이와같이 CVD공정을 증가하게 하는 것은, 생산성이 저하하는 것이 되어, 양산성을 향상하기 위해서의 큰 장애가 된다.
본 발명은, 상기 종래의 문제점을 감안하여, 상기 필드실드등과 같이, 제1도전형의 반도체기판상에 얇은 산화막을 개재하여 형성된 다결정실리콘층과 도전배선층사이의 컨택트를 형성한 경우에, 도전배선층과 반도체기판이 단락상태로되는 것을 방지하는 반도체장치를 제공하는 것을 목적으로 한다. 본 발명의 반도체장치는, 적어도 표면과 그의 근방에 제1도전형의 영역을 가지는 반도체기판과, 이 반도체기판의 표면상에, 산화막을 개재하여 형성된, 불순이온물을 포함하는 다결정실리콘층과, 이 다결정실리콘층상에 형성되어, 소정의 위치에, 이 다결정실리콘층의 표면을 저면으로 하는 컨택트홀을 설치한 층간절연막과, 이 층간절연막표면 및 컨택트홀내벽면에 형성된 도전배선층을 비치하고 있다.
이 반도체기판의 특징은, 반도체기판표면의 컨택트홀의 하방에 위치하는 영역에, 제2도전형의 불순물확산층을 설치한 점에 있다.
본 발명에 의하면, 반도체기판표면의 컨택트홀의 하부에 위치하는 영역에 제2도전형의 불순물확산층을 설치한 것에 의해, 이 불순물확산층과 반도체기판과의 사이에 Pn접합이 형성되는 것이 된다.
따라서, 도전배선층을 통하여 다결정실리콘층에 인가되는 전압을 이 Pn접합에 역바이어스 발생되도록 선택하는 것에 의해, 가령 도전배선층이 다결정실리콘층과 산화막을 돌발하여 반도체기판과 접합상태로 되었다 하여도, 이 Pn접합에 의해 절연이 유지되어, 전류의 리크가 방지된다.
[실시예]
이하 본 발명의 1실시예를 제1a도, 제1b도, 제2a도 내지 제2h도에 의거하여 설명한다.
본 실시예는, 본 발명을 상기 종래예와 같은 필드실드에 의한 소자분리구조를 가지는 반도체장치에 적용한 것이다.
본 실시예의 필드실드에 의한소지분리구조는, 제1a도 및 제1b도를 참조하여, 예를 들면 단결정 P형실리콘등으로 되는 반도체기판(1)의 표면상에, 500Å정도의 두께의 산화막(2)을 개재하여, 불순물을 도프한 다결정실리콘층(3)이, CVD법등에 의해 2000Å정도의 두께로 형성되어 있다. 이 다결정실리콘층(3)은, 필드실드전극을 구성하고, 그의 표면을 약 2000Å정도의 두께로 형성되어 있다. 이 다결정실리콘층(3)은, 필드실드전극을 구성하고, 그의 표면을 약 2000Å의 두께의 산화막(4)으로 덮혀 있다. 이 산화막(4)의 표면에는, 게이트전극(6)이 패턴닝형성되어 있다.
이 게이트전극은, 필드실드전극으로서의 다결정실리콘층(3)에 의해 분리절연된 활성영역에 있어서는, 수 100Å의 두께의 게이트절연막(5)을 개재하여, 반도체기판(1)표면상에 형성되어 있다. 게이트전극(6)의 위 및 그 이외의 다결정실리콘층(3)의 위는, 산화막(7)로 덮혀 있다.
이 산화막(7)의 소정 개소에는 컨택트홀(8)이 설치되어, 이 컨택트홀(8)에 있어서, 산화막(7)의 표면상에 알루미늄등으로 형성된 도전배선층(9)과 다결정실리콘층(3)이 전기적으로 접속되어 있다.
이 도전배선층(9)은, 필드실드전극으로서의 다결정실리콘층(3)에 바이어스전압을 인가하기 위해 설치되어 있다. 활성영역에 있어 게이트전극(6)의 양측에는, 제1bB도를 참조하여, MOS형 전계효과트랜지스터의 소스/드레인영역을 형성하는, 반도체기판(1)과는 반대의 도전형의 불순물확산층(10a,10b)이 형성되어, 이들의 불순물확산층(10a,10b)은, 각각 컨택트홀(112a,11b)에 있어 알루미늄등의 도전배선층(12a,12b)과 전기적으로 접속되어 있다. 이상의 구성은, 제5a도 및 제5b도에 표시하는 상기 종래예와 공통하다.
본 실시예의 반도체장치의 구조가 상기 종래예와 다른것은, 컨택트홀(8)의 하방의 반도체기판(1)표면에, 불순물확산층(18)이 형성되어 있는 점이다.
이 불순물확산층(18)은 반도체기판(2)과 반대의 도전형의 불순물(반도체기판 1이 p형 실리콘단결정판인 경우에는, 인이나 비소등의 n형 불순물이온)이 도프되어 있고, 반도체기판(1)과의 경계에 있어 Pn접합이 형성되어 있다.
예를 들면 반도체기판(1)이 설치되어, 도전배선층(9)이 정의 바이어스전압이 인가되면, 이 Pn접합에는 역바이어스가 인가되는 것이된다.
따라서, 도전배선층(9)이 컨택트홀(8)의 저부에 있어 다결정실리콘층(3)과 산화막(2)을 돌발하여 반도체기판과 접합상태로 된 경우에도, 도전배선층(9)과 반도체기판(1)과의 사이의 절연성이 확보되어, 반도체기판(1)을 통해서의 전류의 리크등이 발생하는 일이 없다.
따라서 필드실드전극으로서의 다결정실리콘층(3)에 소망의 바이어스전압이 확실히 인가되어, 실드특성을 양호하게 유지할 수가 있다.
다음은, 이와같은 구조를 가지는 본 실시예의 반도체장치의 제조공정을, 제2a도 내지 제2h도를 참조하여 설명한다. 우선, p형의 실리콘단결정등으로되는 반도체기판(1)의 표면전면에 레지스트마스크(17)를 도포하고, 이것에, 사진제판과 에칭을 시행하는 것에 의해, 소정형상의 열인곳(17a)을 패턴닝형성 한다.
그후, 인 또는 비소등의 n형이온을, 적어도 열인곳(17a)의 근방에 조사하고, 레지스트마스크(17)를 마스크로서, 반도체기판(1)표면의 소정위치에 n형의 불순물확산층(18)을 형성한다(제2a도).
다음은, 레지스트마스크(17)를 제공한 후, 반도체기판(1)상 전면에, 열산화등에 의해 형성된 약 200Å의 산화막(2)을 개재하여, 불순물을 도프한 다결정실리콘층(3)을 CVD법에 의해 약 2000Å두께의 퇴적되게 한다.
그후, 이 다결정실리콘층(3)상에, 역시 CVD법에 의해 약 2000Å두께의 산화막(4)을 퇴적하게 한다(제2b도).
다음은, 사진제판과 에칭에 의해, 소정형상의 레지스트 마스크(도면에 표시되지 않음)를 형성한 후, 산화막(4), 다결정실리콘층(3) 및 산화막(2)을 순차선택적으로 에칭하여, 필드실드부(2c도의 화살표 B부)를 형성하는 동시에, 이 필드실드부에 에워쌓인 화설영역(제2c도의 화살표 C부)의 반도체 기판(1)표면을 노출하게 한다.
그후, 반도체기판(1)상 전면에 CVD법등에 의해 약 2000Å의 산화막을 퇴적하게 하여, 이방성에칭을 시행하는 것에 의해, 필드실드부의 주위에 사이드월스페이서(4a)를 형성하고, 제2c도에 표시하는 상태로 된다.
다음은, 활성영역의 반도체기판(1)표면상에, 열산화에 의해 약 200Å두께의 게이트산화막(5)을 형성한 후, 반도체기판(1)상 전면에, CVD법등에 의해 인이나 비소등의 불순물을 도프한 다결정실리콘층(6)을 퇴적하게 한다.
더욱, 게이트산화막(5)을 형성하기 위해서의 연산화의 공정에 있어서는, 산화분위기중에서 약 600℃이상의 고온으로 열처리가 행하여지나, 고온열처리시에, 다결정실리콘층(3)의 여러군데에, 산화물(13)이 형성되어 진다.
이 산화물(13)은, 그 크기가 다결정실리콘의 립계의 경과 대략 같은 약 2000Å정도이다. 이 산화물(13)의 형성의 메카니즘은, 상기 종래의 예의 공정의 경우와 같다.
따라서, 다결정실리콘층(3)의 두께가 약 2000Å보다도 충분히 큰 경우에는, 열산화에 의해 산화막(5)을 형성하는 공정에 있어서도 형성되는 일은 없으나, 다결정실리콘층의 두께가 약 2000Å이하의 경우에는 형성된다. 다음은, 사진제판과 에칭에 의해, 게이트전극(6)을 패터닝하고, 제2d도에 표시하는 상태로 된다.
그후, 반도체기판(1)상 전면에 산화막(7)을 형성한다(제2e도). 이 산화막(7)의 표면에, 소정형상의 레지스트(14)를 패터닝 형성하고, 이것을 마스크로서 이방성에칭을 시행하는 것에 의해 컨택트홀(8)을 형성한다.
이 이방성에칭시에는, 컨택트홀(8)의 바닥에 다결정실리콘층(3)의 표면이 노출하도록하기 위해, 컨택트홀(8)로 되는 공간부분의 산화막(7)이 확실히 전부 제거되도록 에칭되면 좋으나, 통상은, 하지단차가 있는 것에 수반하는 산화막(7)의 두께의 분산이나, 에칭장치의 특성의 분산등을 고려하여, 20%정도의 오버에칭을 행한다.
이 오버에칭때문에, 컨택트홀(8)의 하방에 형성된 산화막(13)이 제거되어, 다결정실리콘층(3) 및 산화막(2)을 관통하고, 반도체기판(1) 표면을 저부로하는 열인부(16)가 형성된다(제2f도). 다음은, 레지스트(14)를 제거한 후, 컨택트홀(8)의 내벽을 포함하여, 반도체기판(1)상 전면에 알루미늄등의 도전층(9a)이, CVD법이나 스프터링에 의해 형성된다(제2g도). 그후, 사진제판과 에칭에 의해 도전층의 패턴닝을 행하여, 도전배선층(9,10a,10b)이 형성된다(제2h도).
이상 언급한 본 실시예의 반도체장치의 형성공정이, 상기한 종래의 공정과 다른것은, 우선 최초에 반도체기판(1)표면상의 소정위치에, 불순물확산층(18)을 형성한 점이다. 이 불순물확산층(10)을 형성하기 위해서의 레지스트마스크(17)의 열인부(17a)의 크기는 통상, 그 후에 형성되는 컨택트홀을 에칭할때에 사용하는 레지스트마스크(14)의 패턴과 같은 것을 사용한다. 불순물확산층(18)은, 산화물(13)이 컨택트홀(8)의 내주의 바로 밑에 형성된 경우에도 절연성을 회복하는 기능을 다하기 때문에, 컨택트홀(8)의 내주보다도 약간 큰 영역에 형성하는 필요가 있다.
그러나, 이온주입에 의한 불순물확산층(18)의 형성에 있어서는, 제2a도에 표시하는 것과 같이, 레지스트마스크(17)열인부(17a)의 내부보다도 약간 외즉의 영역까지 불순물이온이 확산한다. 따라서, 열인부(17a)의 크기는 컨택트홀(8)과 일치하여도 문제는 없다.
단, 레지스트(14)나 레지스트마스크(17)를 패턴벗어남을 고려하여, 레지스트마스크(17)의 열인부(17a)의 열인폭을, 컨택트홀(8)의 열인폭보다도 0.1㎛정도 크게해두면, 보다 안전하게 불순물확산층(18)의 형성영역이 확보된다.
다음은, 상기 실시예와 같은 작용효과를 가지는 반도체장치의, 타의 제조공정의 예를, 제3a도 내지 제3c도를 참조하여 설명한다.
이 제조공정에 있어서는, 상기 종래예의 제6f도에 표시하는 구조를 형성한 후, 반도체기판(1)상의 적어도 컨택트홀(8)을 포함하는 영역에, 반도체기판(1)과는 역도전형의 불순물의 이온을 조사한다(제3a도). 이 이온조사에는, 반동체기판(1)이 p형의 경우에는, 인이나 비소등의 n형의 불순물이온이 사용된다. 이 이온조사에 의해, 레지스트(14)를 마스크로서, 컨택트홀(8)의 저부의 다결정실리콘층(3)표면에 불순물이온이 주입되어, 불순물확산층(18a)이 형성된다.
더욱, 다결정실리콘층(3)을 마스크로서, 열인부(16)의 저부의 반도체기판표면상에도 불순물이온이 주입되어, 불순물확산증(18b)이 형성된다(제3b도).
다음은, 컨택트홀(8)의 내부를 포함하고, 산화막(7)상에 알루미늄등으로 되는 도전배선층(9)을 패턴닝형성한다(제3c도). 이 제조공정에 의하면, 상기와 같이, 다결정실리콘층(3)중에 산화물(13)이 형성된 것에 기인하여 발생한 열인부(16)의 저부근방에, 반도체기판(1)과는 역도전형의 불순물확산층(18b)이 자기정합적으로 형성된다.
따라서, 이 부분에 Pn접합이 형성되는 것이 되고, 도전배선층(9)과 반도체기판(1)과의 사이에 역바이어스전압을 인가하도록 하면, 이 Pn접합부에 있어서 절연성이 유지되어, 전류의 리크가 방지된다.
다음은 본 발명을 DRAM(Dynamic Random Access Memory)의 메모리 셀부주변에 적용한 예를, 제4도에 의거하여 설명한다.
제4도에 표시하는 DRAM의 메모리셀에 있어서는, 메모리셀 어레이의 주변에 있어서, 셀프레이트(Self rate)를 주변회로와 전기적으로 접속하기 위해서의 도전배선의 컨택트부분에, 본 발명을 적용하고 있다.
따라서, 제4도에는, DRAM의 메모리셀어레이에 있어 가장 주변에 위치하는 메모리전부근방의 구조를 표시하고 있다. 이 메모리셀의 구조의 개략은, 제4도를 참조하여 우선 반도체기판(21)상의 필드실드전극(22)에 의해 분리절연된 활성영역에, 트랜스퍼게이트전극(23)과, 소스영역(24)과 드레인영역(25)으로 되는 MOS형 바이포라 트랜지스터가 형성되어 있다. 소스영역(24)상에는, 비트선(26)이 형성되어, 드레인영역(25)상에는 스토레이즈노드(27)가 형성되어 있다.
더욱, 비트선(26)과는 절연층(28)을 개재하고, 또 스토레이지노드(27)와는 커패시터유전체막(29)을 개재하여, 불순물을 도프한 다결정실리콘층으로 되는 셀프레이트(30)가 형성되어 있다.
필드실드전극(22)으로 분리된 활성영역의 외측에 있어서는, 셀프레이트(30)와 반도체기판(21)의 사이에는, 산화절연막(31)이 개재되고 있다. 셀프레이트(30)표면은 절연층(32)으로 덮혀져 있고, 이 절연층(32)의 소정위치에 설치된 컨택트홀(33)의 내부를 포함하고, 절연층(32)상에는, 셀프레이트(30)와 주변회로와를 전기적으로 접속하는 도전배선층(34)이 패턴닝형성되어 있다.
이 도전배성층(34)과 셀프레이트(30)와의 컨택트부하방의 반도체기판(21)표면에는, 반도체기판(21)과는 역도전형의 불순물확산층(35)이 형성되어 있다.
이 불순물확산층(35)은, 산화스칠막(31)을 형성하기 전에, 컨택트홀(33)을 형성할때에 사용하는 레지스트마스크와 동일패턴의 레지스트마스크를 사용하여, 반도체기판(21)과의 역도전형의 불순물이온을 주입하는 것에 의해 형성된다.
이와같이, 불순물확산층(35)을 형성하는 것에 의해, 반도체기판(21)과 불순물확산층(35)와의 사이에 Pn접합이 형성된다. 따라서, 절연층(32)을 평탄화할때등의 열처리공정에 있어서, 다결정실리콘층(30)의 컨택트홀(32)직하의 위치에, 제2d도등에 표시한 것과같은 산화물(13)이 형성되어, 그것이 오버에칭에 의해 제거되어, 도전배선층(34)이 반도체기판(21)표면과 접합하였다 하여도, 전류리크를 방지할 수가 있다.
이상 언급한 바와 같이, 본 발명에 의하면, 반도체기판표면상에 산화막을 개재하여 형성된 다결정실리콘층과 도전배선층과 컨택트부의 하방의 반도체기판표면에, 반도체기판과는 역도전형의 불순물확산층을 형성하는 것에 의해, 이것과 반도체기판과의 사이에 Pn접합이 형성된다.
이 Pn접합에 의해, 다결정실리콘층중에 산화물이 형성되는 것에 기인하여 리크패스가 발생하였다 하더라도, 도전배선층과 반도체기판과의 사이에, 그의 Pn접합에 대해 역바이어스로 되도록 전압을 인가하면, 절연성이 유지되고, 반도체 기판을 통하여서의 전류의 리크가 방지된다.
따라서, 예를 들면 이 발명을 필드실드전극에 바이어스전압을 인가하기 위해서의 배선의 컨택트부분에 적용하면, 소망의 바이어스전압이 확실히 인가되고, 양호한 실드특성을 얻을 수가 있다.
Claims (1)
- 적어도 표면과 그의 근방에 제1도전형의 영역을 가지는 반도체기판과, 이 반도체기판의 표면상에, 산화막을 개재하게 하여 형성된, 불순물이온을 포함하는 다결정실리콘층과, 이 다결정실리콘층상에 형성되어, 소정의 위치에, 이 다결정 실리콘층의 표면을 저면으로하는 컨택트홀을 설치한 층간절연층과, 이 층간절연층 표면 미 상기 컨택트홀 내벽면에 형성된 도전배선층을 비치하고, 상기 반도체기판표면의, 상기 컨택트홀의 하방에 위치하는 영역에, 제2도전형의 불순물확산층을 설치한 것을 특징으로 하는 반도체장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-179212 | 1990-07-05 | ||
| JP2179212A JPH0465167A (ja) | 1990-07-05 | 1990-07-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920003545A KR920003545A (ko) | 1992-02-29 |
| KR940008727B1 true KR940008727B1 (ko) | 1994-09-26 |
Family
ID=16061894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910011383A KR940008727B1 (ko) | 1990-07-05 | 1991-07-05 | 반도체장치 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0465167A (ko) |
| KR (1) | KR940008727B1 (ko) |
| DE (1) | DE4122019C2 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745698A (ja) * | 1992-12-18 | 1995-02-14 | Texas Instr Inc <Ti> | 半導体表面上に形成されるデバイスの分離構造および分離方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247940A (ja) * | 1984-05-23 | 1985-12-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6276653A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体集積回路 |
| JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
| US4849366A (en) * | 1988-01-15 | 1989-07-18 | Industrial Technology Research Institute | Method of making a gated isolated structure |
-
1990
- 1990-07-05 JP JP2179212A patent/JPH0465167A/ja active Pending
-
1991
- 1991-07-03 DE DE4122019A patent/DE4122019C2/de not_active Expired - Fee Related
- 1991-07-05 KR KR1019910011383A patent/KR940008727B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465167A (ja) | 1992-03-02 |
| DE4122019C2 (de) | 1998-08-06 |
| DE4122019A1 (de) | 1992-01-16 |
| KR920003545A (ko) | 1992-02-29 |
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