JPS63268258A - 半導体装置 - Google Patents

半導体装置

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JPS63268258A
JPS63268258A JP62102413A JP10241387A JPS63268258A JP S63268258 A JPS63268258 A JP S63268258A JP 62102413 A JP62102413 A JP 62102413A JP 10241387 A JP10241387 A JP 10241387A JP S63268258 A JPS63268258 A JP S63268258A
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JP
Japan
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contact hole
wiring
polysilicon wiring
thin
material pattern
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JP62102413A
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Noboru Hirakawa
昇 平川
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NEC Corp
Original Assignee
NEC Corp
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に多層配線の接続構造に
関する。
〔従来の技術〕
半導体装置の高集積化の進展に伴ない最近のＭＯ８型メ
モリ回路装置は、配線の多層化および薄膜化が急速に進
んでいる。特にスタティック型メモリ・セルを有する周
辺ＣＭＯ３型メモリ回路装置では、通常２層目のポリシ
リコン配線を高抵抗化してメモリ・セルを構成するフリ
ップフロップ回路の負荷〈ロード）として使用すること
が多く、しかも、その抵抗値を可及的に高く設定してメ
モリ回路の消費電力を可能な限り低減しようとする気運
にあるので、このポリシリコン配線の膜幅および膜厚は
年毎に細く、また薄くなってきている。ところで、多層
配線半導体装置では」１位と下位の配線間は一般にコン
タクト孔を介して接続されるが、配線の薄膜化が急速に
進んでいる今日でもこの接続手法に変わりは無く、例え
は、上記メモリ回路装置の２層目にポリシリコンで形成
された薄膜高抵抗配線と３層目のアルミ配線との間は同
じくコンタクト孔を介して接続される。
〔発明が解決しようとする問題点〕
しかしながら、下層のポリシリコン配線が例えば１００
０人程度人程薄膜化されるとこの上部にコンタクト孔を
開口する際、眉間絶縁膜のエツチングはこのポリシリコ
ンの配線上で止まらず更に進んで直下の絶縁膜までもエ
ツチングしポリシリコン配線を中子りにしたりすること
が起こる。
第３図は膜厚の薄いポリシリコン配線上にコンタクト孔
を形成する際生じる過剰エツチングの状態を示す図で、
１は半導体基板、２，４は層間絶縁膜、３および５は膜
厚の薄いポリシリコン配線およびその直下に形成される
絶縁膜の過剰エツチング部をそれぞれ示すものである。
この過剰エツチングが生じるのはポリシリコンのダレイ
ンの隙間からフレオン・エツチング・ガスがすり抜ける
現象が起こるからであるが、この過剰エツチングが進行
している間ポリシリコン配線の方も少しずつエツチング
されて行くのでポリシリコ配線そのものも消失してしま
う場合もあり、コンタクト不良をひき起して信頼性を悪
くするのみならず生産歩留りを大幅に低下せしめる。
本発明の目的は、上記の情況に鑑み、生産過程において
構造上の崩れを生じることなき薄膜配線上のコンタクト
孔接続部を備えた半導体装置を提供することである。
〔問題点を解決するための手段〕
本発明によれば、半導体装置は、半導体基板と、前記半
導体基板上に形成される薄いポリシリコン配線と、前記
薄いポリシリコン配線の直下に下位のポリシリコン配線
材パターンまたは拡散層を敷設して形成される前記薄い
シリコン配線と上位配線とのコンタクト孔接続部とを含
む。
〔実施例〕
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す多層配線のコンタクト
孔接続部の断面構造図である。本実施例によれば、薄い
ポリシリコン配線に下位配線が存在する場合のコンタク
ト接続部の構造が示される。すなわち本実施例の半導体
装置は半導体基板１と、眉間絶縁膜２，４．６と、膜厚
１０００人程度０薄いポリシリコン配線３と、下位のポ
リシリコン配線材パターン７と、薄いポリシリコン配線
３と下位のポリシリコン配線材パターン７とを接続する
第１のコンタクト孔８と、薄いポリシリコン配ｍ３と上
位配線（例えばアルミ）１０とを接続する第２のコンタ
クト孔９とを含む。この際、第１のコンタクト孔８の孔
径を第２のコンタクト孔９よりも大きく設定して両者が
重なり合うように形成される。このように、薄いポリシ
リコン配線３のコンタクト孔形成部直下に下位の配線材
パターン７を座ブトンの如く敷き込んだ構造では、眉間
絶縁Ｍ４．６のシリコン酸化物（ＳｉＯ２）とポリシリ
コンのフレオン・エツチング・ガスに対するエツチング
・レートが例えば５００人／分と５０人／分と言うよう
に１０倍もの開きがあるので、下位のポリシリコン配線
材パターン７はコンタクト孔が開口される際溝部を形成
する程深くはエツチングされない。すなわち、薄いポリ
シリコン配線３の直下には多少の窪みが残る程度で従来
の如く薄いポリシリコン配線３が製造過程で中子りにな
ったり或いは消失して了りているなどの好ましがらざる
問題をひき起、こすことはなく、常に信頼性高きコンタ
クト接続部として機能することができる。
第２図は本発明の他の実施例を示す多層配線のコンタク
ト孔接続部の断面構造図である。本実施例によれば、薄
いポリシリコン配線に下位配線が存在しない場合のコン
タクト接続部の構造が示される。すなわち、本実施例に
よれば、薄いポリシリコン配線３のコンタクト孔形成部
直下には前実施例の下位配線材パターン７に代えて基板
１と通導体型の拡散層１１が敷き込まれる。この場合で
もエツチング・レートの違いがらコンタクト孔８．９が
開口される際、薄いポリシリコン配線３の直下に多少の
窪みを残す程度で製造されるので、前実施例同様従来の
如き信頼性上好ましがらざる問題をひき起すことはない
。
以上の実施例では、コンタクタ孔が２回に分けて開口さ
れる場合を説明したが、これは開口工程を容易にするた
めであって必ずしも必要なことではない。すなわち、コ
ンタクト孔形成部直下にボリシリコンまたは拡散層を敷
いた後−気に開口することを妨げるものではない。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、薄いポリ
シリコン配線とその上位配線とのコンタクト孔接続部は
薄いポリシリコン配線の直下に下位配線材のパターンま
たは埋込層をそれぞれ敷設した構造がとられ、コンタク
ト孔形成過程において、従来構造の如く薄いポリシリコ
ン配線の直下が過剰エツチングされ中吊りとなったり或
いは配線そのものが消失して了うなどの構造上の崩れを
ほとんど生じることがないので、配線の薄膜化が急速に
進みつつある、例えばスタティック型メモリ回路装置な
どに実施すれば、その信頼性および生産性を顕著に向上
せしめることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す多層配線のコンタクト
孔接続部の断面構造図、第２図は本発明の他の実施例を
示す多層配線のコンタクト孔接続７一 部の断面構造図、第３図は膜厚の薄いポリシリコン配線
上にコンタクト孔を形成する際生じる過剰エツチングの
状態を示す図である。 １・・・半導体基板、２，４．６・・・層間絶縁膜、３
・・・薄いポリシリコン配線、７・・・下位配線材パタ
ーン、８・・・第１のコンタクト孔、９・・・第２のコ
ンタクト孔、１０・・・上位配線、１１・・・拡散層。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板と、前記半導体基板上に形成される薄
    いポリシリコン配線と、前記薄いポリシリコン配線の直
    下に下位のポリシリコン配線材パターンまたは拡散層を
    敷設して形成される前記薄いシリコン配線と上位配線と
    のコンタクト孔接続部とを含むことを特徴とする半導体
    装置。
  2. （２）前記薄い配線の膜厚が１５００Å以下に設定され
    ていることを特徴とする特許請求の範囲第（１）項記載
    の半導体装置。
JP62102413A 1987-04-24 1987-04-24 半導体装置 Pending JPS63268258A (ja)

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