JPS583380B2 - 半導体装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は高集積化した半導体装置およびその製造方法に
関する。

具体的には半導体基板の内部又はその上に形成された少
くとも２つの半導体回路素子を有し、かつ、各々の電極
の１つが、互いに多層構造となるごとく構成されている
半導体装置およびその製造方法に関する。

さらに具体的には電界効果により形成される反転層を利
用するコンデンサーよりなる電荷記憶素子とこのコンデ
ンサーへの電荷の出入を制御する電界効果トランジスタ
（ＥＥＴ）とからなるメモリ素子を有する半導体メモリ
およびその製造方法に関する。

電界効果素子を基本構成素子とした半導体集積回路は、
例えば多結晶シリコンをゲート電極として用いた自己整
合形のＦＥＴ製作技術の出現によって、集積規模および
回路性能の面で急速な発展を遂げてきた。

また近年、第１のゲート電極上に第２のゲート電極を多
層に構成した２層ゲート電極を有する集積回路技術が開
発されるに至って、その発展の度合はさらに倍加され、
例えば１シリコン半導体片上に１６Ｋビットのランダム
アクセスメモリ（以下ＲＡＭと略記する）を集積できる
までになっている。

このようなメモリの構造の例は例えば文献“Ｔｈｅ Ｈ
ｉ−ＣＲＡＭ Ｃｅｌｌ Ｃｏｎｃｅｐｔ”ｂｙ Ａ．
Ｆ．Ｔａｓｃｈ．Ｊｒ．，Ｐ．Ｋ．Ｃｈａｔｔｅｒｊｅ
ｅ，Ｈ−Ｓ，Ｆｕ，ａｎｄＴ．Ｃ．Ｈａｌｌｏｗａｙ，
ｐｕｂｌｉｓｈｅｄ ｉｎ Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇ−ｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅｔ−ｉｎｇ ｉ
ｎ １９７７，ｐｐ２８７−２９０に記載されている。

多層に構成されたゲート電極を有するメモリでは第１、
第２ゲート電極間と各ゲート電極上に層間絶縁用の絶縁
層がある。

さらに、各ゲート電極上の絶縁層には、開口をそれぞれ
設け、この開口内に各ゲート電極に接続するように配線
導体を設ける。

従来技術によると、これらの開口をエツチングにより同
時に設ける。

そこでは各開口ごとに、エッチングして除去すべき絶縁
層の厚さが異なるために、形成される開口の大きさが、
開口により異なる。

さらにこの開口の大きさを所定の大きさになるように制
御することは困難である。

従って、従来技術によれば製造が困難である。

また、このような問題をさけようとすれば集積度が低下
する。

以上の問題は、単に、多層ゲート構造のＦＥＴ素子を有
する半導体装置のみでなく、一般に、複数の半導体回路
素子を半導体基板内又は上に有し、かつ、それぞれの電
極の少くとも一部が多層に形成されている半導体装置お
よびその製造方法についても同様に問題となる。

以下具体的に図面を用いて従来技術の問題点を指摘する
。

第１図は従来技術による半導体メモリの断面図である。

基板１に複数のフィールド分離領域２が形成され、２つ
のフィールド分離領域２ではさまれた領域に形成された
（１）第１のゲート絶縁層４ａ、第１のゲート電極６
ａからなるコンデンサーと、（２）第２のゲート絶縁層
５ａ、第２のゲート電極７ａ，ドレインとなる不純物拡
散層３ａからなる電界効果型スイツテング素子および、
（３）同一基板上の他のフィールド分離領域２の間には
さまれた他の領域内に設けられた、第３のゲート絶縁層
４ｂ、第３のゲート電極６ｂ、ソースとなる不純物拡散
領域３ｂ，３ｃおよびこれにコンタクト部１２で接続さ
れた引出し電極７ｂ、ドレインとなる不純物拡散領域３
ｄ、からなるＦＥＴが形成さ扛ている。

８ａ，８ｂはそれぞれ第１、第３のゲート電極６ａ６ｂ
上に設けられたゲート電極上絶縁層であり、８ａはとく
に第１、第２のゲート電極６ａ，７ａ間を絶縁する。

１０ａ，１０ｂ，１０ｃは配線導体であり、それぞれコ
ンタクト部１１ａ，１１ｂ，１１ｃにおいてそれぞれ第
２、第１、第３のゲート電極７ａ，６ａ、およびドレイ
ンとなる不純物拡散領域３ｄと接続されている。

絶縁層９ａ、９ｂ、９ｃ，９ｄは上記配線導体１０ａ，
１０ｂ，１０ｃとゲート電極６ａ，６ｂ、７ａ，ＦＥＴ
のソース、ドレイン３ａ、３ｂ、３ｃ、３ｄ，引出し電
極７ｂとを１１ａ，１１ｂ，１１ｃの絶縁するためのも
のである。

上述の第１ゲート絶縁層４ａと第１ゲート電極６ａとで
形成されたコンデンサーは第１のゲート絶縁層４ａ直下
の半導体表面に電界効果に基づく反転層を形成し、そこ
に電荷を蓄積する。

電界効果型スイッチング素子は、第２のゲート電極７ａ
に印加される電圧の制御のもとに、ドレイン３ａと上記
の反転層との間の電荷の出入を制御する。

こうして、コンデンサとスイッチング素子からなるメモ
リセルが構成される。

第３のゲート電極６ｂを有するＦＥＴは上述のメモリセ
ルと同一の基板上に形成され、上述のメモリセルと動作
させるための周辺回路内の１つのＦＥＴを例示したもの
である。

このような半導体メモリにおいては、配線導体１０ａ，
１０ｂと第２、第１のゲート電極７ａ，６ａとの接続の
ために、絶縁層９ａ，９ｂ，９ｃおよび絶縁層８ａには
コンタクト部１１ａ，１１ｂにおいてそれぞれコンタク
ト用の開口が設けられる。

これらの開口の形成は、第１層ゲート電極６ａ、第１の
絶縁層８ａ，第２のゲート電極７ａを順次、層状に形成
し、その上にさらに絶縁層９ａ，９ｂ，９ｃを含む絶縁
層を形成した後、コンタクト部１１ａにおいて、絶縁層
９ａ，９ｂを含む絶縁層、１層を、コンタクト部１１ｂ
においては絶縁層９ｂ，９ｃを含む絶縁層１層と絶縁層
８ａを含む絶縁層１層、合計２層の絶縁層に、フォトエ
ッチングにより所定の開口を形成する。

しかしこのような従来技術ではコンタクト部１１ａ，１
１ｂの所で、エッチングすべき絶縁層の厚さが異なるた
め、エッチングによる開口はコンタクト部１１ｃ，１１
ｂの所は異なる大きさになる。

すなわち、コンタクト部１１ｂの所で所定の大きさの開
口を形成しようにしてエッチングすれば、コンタクト部
１１ａの所では必要以上に大きな開口が形成されてしま
う。

従って、コンタクト部１１ａの所には必要以上に大きな
面積を割当てねばならず、このため、メモリの集積度が
低下する。

このような従来技術の問題を解決するために、第２図に
示す半導体装置技術が開発されたこの装置技術は本願と
同一の出願人により日本に１９７６年７月２日に出願さ
れ、１９７８年１月 日に出願公開され、特許出願番号
５１−７７８２７、特許出願公開番号５３−４４８４を
有する特許出願に係るものである。

第２図の構成は第１図の構成とはコンタクト外部１１ａ
，１１ｂにおいて異なる。

すなわち、ゲート電極６ａ，６ｂを形成した後、その上
に絶縁層８ａ，８ｂを含む第１の絶縁層を形成し、これ
をフォトエッチングにより加工し、図示された部分８ａ
，８ｂおよびコンタクト部１１ｂに位置する部分を残し
、他は除去する。

次いで、第２のゲート絶縁層５ａを形成する。

しかる後、コンタクト部１１ｂにある第１の絶縁層を除
去したうえで、全面に第２のゲート電極７ａを形成する
ための導電層を形成し、図示のごとく、第２ゲート電極
７ａ、引出し電極７ｂのみ残存するごとく、フオトエッ
チングによりその導電層を加工する。

このように形成された構造物上に絶縁層９ａ、９ｂ，９
ｃ，９ｄを形成するための絶縁層を形成し、次に、フォ
トエツチングによりコンタクト部１１ａ，１１ｂ、１１
ｃの部分を除去する。

このような先行実験室技術によればコンタクト部１１ａ
，１１ｂの所で、開口形成のために除去すべき絶縁層の
厚さは等しい。

従って、第１図で示した従来技術による問題はない。

さらに、第１の絶縁層にコンタクト部１１ｂにおいて開
口を設けることは、コンタクト部１２において、基板上
に存在する絶縁膜を除去する工程において同時に行うこ
とができ，必要なマスク数も必要な工程数をも増大しな
い。

しかしながら、一般には、第１、第２のゲート電極は同
一の導電材、例えばポリシリコンが用いられる。

従って、第２のゲート電極７ａの形成時において、コン
タクト部１１ｂで第１のゲート電極６ａ上に、この電極
と同一の材料の導電層が積層され、この積層された２層
をエッチングする時元の１層の厚さになるようにエッチ
ングを制御しなげればならない。

一般にこのようなエッチング深さを正確に制御すること
はきわめて困難である。

このため、第１ゲート電極６ａが、第２ゲート電極７ａ
の形成時に、不必要にエッチングされてしまう。

従って、このために、コンタクト部１１ｂでの配線導体
１０ｂと第１の電極６ａとの接触不良となり、製作歩留
りの低下あるいは半導体装置の性能劣化の起因となる。

以上のごとく、従来技術および先行実験室技術はいずれ
も、集積度の低下あるいは、製作歩留りの低下あるいは
半導体装置の性能の劣化といった問題を有する。

従って、本発明の目的は高集積化し、かつ製造の容易な
半導体装置およびその製造方法を提供することである。

さらに、本発明の目的は、半導体基板内部又は上部に形
成された少くとも２つの半導体回路素子を有し、各回路
素子の電極の少くとも一部が互いに多層になるごとく構
成された、半導体装置で、高集積化し、かつ製造の容易
な半導体装置およびその製造方法を提供することである
。

さらに本発明の目的は高集積化し、かつ製造の容易な半
導体メモリ装置およびその製造方法を提供することであ
る。

このような目的を達成するために、本発明では下層に位
置する第１の電極上に第１の層間絶縁層を形成した後、
配線導体と、上記第１の電極とを接続すべき所定の位置
において、第１の層間絶縁層に所定の開口を設け、この
開口内に補助用配線導電層を埋込む。

第２の電極の少くとも一部が上記の第１の層間絶縁層の
上記開口以外の一部上に位置するように、第２の電極を
設け、このうえに第２の層間絶縁層を設ける。

第３の層間絶縁層を上記の補助用配線導電層上に設ける
。

これら第２、第３の層間絶縁層に所定の開口を設け、こ
の開口内にそれぞれ第１、第２の配線導体を埋込み、第
１の配線導体を上記の第２の電極と接続せしめ、第２の
配線導体を上記の補助用配線導電層を介して、第１の電
極に接続せしめる。

以下 発明を実施例に基づいて説明する。

以下の実施例では本発明の製造工程を、半導体基板とし
て、Ｐ型シリコン基板を用い、拡散又は注入ドーパント
不純物としてはＮ型不純物を用い、ＮチャンネルＦＥＴ
技法に従って行なう。

勿論本発明はＮ型半導体基板およびＰ型拡散若しくは注
入ドーパント不純物を用いても行なわれうることは明ら
かである。

従って、一般的には、第１の導電型第２の導電型という
表現でもって、いずれの場合も表現する。

第３図Ａには、本発明の製造工程途上の最初の構造体が
示されている。

この構造体の製法は次の通りである。

（１）Ｐ型硼素を使用したＰ型シリコン基板１を用意す
る。

（２）このＰ型シリコン基板１上に複数の酸化物フィー
ルド分離領域２を形成する。

このために、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術を用いる。

すなわち、Ｐ型シリコン基板１の表面上に、窒化シリコ
ンＳｉ３Ｎ４を化学的に蒸着した後、フォトエッチング
技術により、フィールド酸化物を形成すべき領域の窒化
シリコンを除去し、しかる後、湿った酸素雰囲気中で約
１０００℃で熱酸化する。

このようにしてフイールド酸化物２を形成した後は、残
留窒化シリコンを除去する。

（３）次に、第１、第３のゲート絶縁層４ａ，４ｂを含
む第１のゲート絶縁層をシリコン基板１の全面に形成す
る。

この絶縁層はシリコン基板１上に成長又は付着させるこ
とにより形成される。

この絶縁層は約２００〜１０００Åの厚さであり、例え
ば二酸化シリコンＳｉＯ２により構成できる。

この二酸化シリコンは、シリコン基板１を乾燥した酸素
雰囲気中でシリコン基板表面を１０００℃で熱酸化する
ことにより形成される。

（４）第１，第３のゲート電極６ａ，６ｂ形成用の第１
の導電層を第１ゲート絶縁層上に全面に形成する。

この第１の導電層は約１５００〜５０００Åの厚さであ
り、例えばポリシリコン層により構成される。

まずポリシリコン層を化学的蒸着により形成後、さらに
通常の技法によりヒ素、リン、アンテモンのごときＮ型
不純物をドープする（リンが望ましい）。

さらに塩化ホスホリル（ＰＯＣｌ３）層をドープする技
術を使用して、ポリシリコン層にリンを拡散により注入
し、Ｎ型にするため約８７０℃で加熱する。

その後、表面に付帯的に形成されて残留するリンガラス
層を緩衝された弗化水素酸液中でエッチングにより除去
する。

（５）第１、第３の層間絶縁層８ａ，８ｂ形成用の第１
の絶縁層を上記第１の導電層上に形成する。

この第２の絶縁層としては、リンガラス（Ｐｈｏｓ−ｐ
ｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜、二酸化シリ
コン膜、窒化シリコン（Ｓｉ３Ｎ４）膜、又はアルミナ
（Ａｌ２Ｏ３）膜でよい。

例えば、リンガラス膜は窒素、酸素、フオスフイン（Ｐ
Ｈ３）およびモノシラン（ＳｉＨ４）の混合ガス雰囲気
中で化学的蒸着により厚さ約５００〜５０００Åに形成
される。

二酸化シリコン膜は第１の導電層を工程４に従い多結晶
ポリシリコンで形成したうえで、この多結晶ポリシリコ
ンを熱酸化することにより厚さ５００〜５０００Åに形
成される。

この熱酸化時の方法は工程３と同じである。

（６）第１、第３のゲート絶縁層４ａ，４ｂ、第１、第
３のゲート電極６ａ，６ｂ、第１、第３の層間絶縁層８
ａ，８ｂ、をそれぞれ残こして、第１の絶縁層、第１の
導電層、第２の絶縁層を除去する。

すなわち、工程５で形成された構造体表面にフォトレジ
ストを全面的に塗布し、所定のマスクを介して露光し、
その後、緩衝された弗化水素酸中で、第１、第３の層間
絶縁層８ａ、８ｂ以外の第２の層間絶縁層をエッテング
して除去する。

次にこの工程終了後の構造体を弗酸硝酸混液中又は、フ
レオン（ＣＦ４）ガス雰囲気のプラズマ中でエッチング
する。

この時上記絶縁層８ａ，８ｂがマスクとして作用し、第
１の導電層のうち第１、第３のゲート電極６ａ，６ｂが
残存し、他の部分は除去される。

この工程の終了後の構造体を緩衝された弗化水素酸中で
エッチングする。

このとき、絶縁層部分８ａ，８ｂがマスクとして作用し
、第１、第３のゲート電極下の絶縁層部分４ａ，４ｂは
エッチングされずに残留する。

その他の部分は除去される。（７）次に第１、第３のゲ
ート電極下の絶縁層部分４ａ，４ｂで被覆された半導体
表面以外の表面上に第２のゲート絶縁層５ａ，５ｂ，５
ｃを形成する。

この絶縁層は第１層ゲート絶縁層と同様の技術により半
導体基板を熱酸化して得られる厚さ約２００〜１０００
Åの二酸化シリコンにより形成される。

このとき、第１、第３のゲート電極６ａ，６ｂの側面に
も、これらゲート電極の酸化により形成された二酸化シ
リコンが付着される。

このようにして形成されたのが第３図Ａに示す構造体で
ある。

第３図Ｂはこの第３図Ａの構造体に次の工程からなる処
理を施したものである。

（８）第１、第３のゲート電極上の絶縁層部分８ａ、８
ｂのうちの、第１のゲート電極６ａへのコンタクト部１
１ｂに位置する部分および第２のゲート絶縁層の部分５
ｂのうちのソース電極引出し部１２に位置する部分を除
去する。

これらの２個所の除去は別々の工程により行うことも出
来るが、一工程でも可能である。

すなわちフォトレジストを第３図Ａの構造体表面に塗布
し、フォトエッチング技術に従いコンタクト部１１ｂ、
第３のＦＥＴのソース（又はドレイン）電極引出し部１
２の絶縁層部分をエッチングし、除去する。

コンタクト部１１ｂにはコンタクト用の第１の開口が貫
通される。

このときのエッチング液としては緩衝された弗化水素酸
液を用いる。

（９）第２の導電層を工程８により形成された構造体の
全表面に形成する。

この第２の導電層は第１の導電層と同様に形成すること
ができ、たとえばポリシリコンで形成できる。

この結果、第１の開口内に第２の導電層が埋込まれ，第
１の電極と接続される。

（１０）第２の導電層のうち、第２のゲート電極７ａの
部分、周辺のＦＥＴのソース（又はドレイン）の引出し
電極７ｂの部分、コンタクト部１１ｂの第１の開口に埋
込まれた部分７ｃ以外の部分をフォトエツチング技術に
より除去する。

このさいのエッチング液としては工程６における第１の
ゲート電極６ａのエッチングと同様の液が使用される。

７ｃの部分はその一部が第１のゲート電極絶縁層８ａ上
に、残部は開口内に埋込まれ、第１の電極６ａに接続さ
れる。

以上のごとくして第３図Ｂの構造体がえられる。

この第１の開口に埋込まれた部分７ｃを形成することが
本発明の特徴である。

この部分７ｃは第１のゲート電極６ａへの配線導体を接
続するための配線補助用の導電層である。

以上のプロセスから明らかなとおり、この配線補助用の
導電層７ｃは第２のゲート電極７ａと同一の材料、例え
ばポリシリコンでかつ同時に形成することができる。

勿露、第２のゲート電極７ａと別の工程、別の材料にて
も形成しうるが、同時に、同一の材料で形成する方が、
使用するホトマスクも増加せず、かつ、工程数も増大し
ない。

さらに，配線補助用の導電層７ｃは第１の電極６ａと同
一の材料で形成されるために、両者は完全に接続しうる
。

この第３図Ｂの構造体は以下に述べる処理をうけて、第
３図Ｃの構造体に変換される。

（１１）第２のゲート電極７ａの近傍、第３のゲート電
極６ｂの近傍の半導体基板表面下にソース又はドレイン
となるべき不純物拡散層３ａ，３ｂ３ｃ，３ｄを形成す
る。

このために、まず、第３図Ｂの構造体を緩衝された弗化
水素酸中に入れ、表面に露出した第２のゲート絶縁層５
ａ，５ｂ，５ｃをエツチングし、除去する。

しかる後に露出したシリコン表面からリンのごときＮ型
不純物を熱拡散技術により拡散し、不純物拡散層３ａ，
３ｃ，３ｄを形成する。

このときソース（又はドレイン）電極引出し部７ｂの下
のシリコン基板１には、このソース（又はドレイン）電
極引出し部７ｂ内のＮ型不純物が熱拡散していく。

従って、このソース（又はドレイン）電極引出し部７ｂ
の下方にも不純物拡散領域３ｂが形成されることになり
、周辺のＦＥＴの第３のゲート電極６ｂの周辺の拡散層
３ｃと一体となり連続した不純物拡散領域３ｂ、３ｃを
形成する。

この不純物拡散領域３ｂ，３ｃは第３のＦＥＴのソース
（又はドレイン）として作用し、不純物拡散層３ｄはド
レイン（又はソース）として作用する。

さらに、この熱拡散過程において、メモリセル部の酸化
物フィールド分離領域２と第２のゲート電極７ａの間の
シリコン基板１の表面付近に形成された不純物拡散層３
ａは電界効果型スイツテング素子のソース（反はドレイ
ン）として作用する。

なお、以上の工程において、拡散層３ａ、３ｂ、３ｃ，
３ｄを形成するのに熱拡散技術を用いたが、イオンイン
プランテーション技術を用いることも可能である。

すなわち、第３図Ｂの構造体表面にリンなどのＮ型不純
物をイオン打込みする。

この結果、第１、第２、第３のゲート電極６ａ，７ａ，
６ｂソース（又はドレイン）引出し電極７ｂおよびフィ
ールド分離領域２で被覆されていない半導体基板１の表
面に不純物が打込まれる。

第２のゲート絶縁層５ａ、５ｂ、５ｃが被覆されている
半導体表面部にもこれらの絶縁層を貫通してＮ型不純物
が打込まれる。

その後、アニール工程を行い、不純物拡散数層３ａ，３
ｃ，３ｄを形成する。

このアニール時に先に熱拡散技術を用いる場合に述べた
と同じ理由によりソース（又はドレイン）引出し電極７
ｂ下にも不純物拡散層３ｂが形成される。

（１２）工程１１で得られた構造体の上に第２の層間絶
縁層を形成する。

この絶縁層はリンガラスを工程５で説明した方法により
５００〜５０００Åの厚さに形成される。

（１３）第２の層間絶縁層にコンタクト部１１ａ，１１
ｂ，１１ｃにおいてそれぞれ、第２、第３、第４の貫通
した開口を形成し、絶縁層９ａ、９ｂ，９ｃ，９ｄを残
こす。

このためには公知の、緩衝された弗化水素酸液を使用す
るフォトエッチング技術が用いられる。

（１４）配線導体１０ａ，１０ｂ，１０ｃを形成する。

蒸着方法により配線導体、たとえばアルミニウムをコン
タクト部の開口内に埋込み、第２の層間絶縁層下の導電
１と接続するごとく形成する。

配線導体１０ａはコンタクト部１１ａに設けられた第２
の開口を通して第２のゲート電極７ａと接続される。

配線導休１０ｂはコンタクト部１１ｂに設けられた第３
の開口を通して配線補助用導電層７ｃに接続される。

この導電層７ｃは第１のゲート電極６ａに接続されてい
る。

配線導体１０ｃはコンタクト部１１ｃに設けられた第４
の開口を通して、周辺のＦＥＴのドレイン（又はソース
部の不純物拡散層３ｄに接続される。

以上のようにして、第３図Ｃによる本発明の半導体装置
が形成される。

以上の構成において、コンタクト部１１ｂに位置する、
第２の層間絶縁層に形成された第３の開口の大きさは、
配線補助用導電層７ｃの上表面の一部に接続するごとく
、配線補助用導電層７ｃの上表面の大きさよりも小さく
することが望ましい。

さらに、上述した本発明によれば、コンタクト部１１ｂ
の箇所には、第１のゲート電極６ａと第２の配線導体１
０ｂの間に、配線補助用導電層７ｃが挿入されているた
め第２図で示した実験室技術で問題と った、第２のゲ
ート電極７ａのフォトエッチング工程時に、第１のゲー
ト電極６ａの表面が同時に除去されることはない。

またさらに、コンタクト部１１ａ，１１ｂ，１１ｃの各
々では、同一の第２の層間絶縁層を加工するのみでよく
、第１図に示した従来技術で問題となった、加工形状の
差異を生じることはない。

またコンタクト部１１ｂの箇所では予じめ第１の層間絶
縁層を除去しているため、第１の層間絶縁層と第２の層
間絶縁層とを異質の絶縁物、例えば、リン濃度が異なる
リンガラス膿を用いてもまたシリコン窒化膜とリンガラ
ス膜など全く異なる絶縁膜を用いても、コンタクト部の
形状が他の箇所と異なることはない。

なお，上述した実施例では２層に重畳されたゲート電極
構造を有する半導体集積回路を例にして説明したが、本
発明の適用範囲はこれに限定されるものでなく、ゲート
電極の層数がさらに増加した場合にも同様に適用でとる
。

本発明は以上の実施例に限定されることなく、次に述べ
る特許請求の範囲内にある変形を含むものである。

たとえば、本実施例では、メモリの周辺回路を構成する
第３のＦＥＴ素子の第３のゲート電極を第１の導電層に
よって形成する例を示したが、これを第２の導電層によ
って形成することも可能である。

また、第３Ａ図において、第２のゲート絶縁層５ａ，５
ｂ，５ｃと第１、第３のゲート電極８ａ、８ｂを同時に
形成することも可能である。

【図面の簡単な説明】

第１図は従来技術による半導体装置の断面図、第２図は
他の従来技術による半導体装置の断面図、第３Ａ図から
第３Ｃ図は本発明による製造工程途上の半導体装置の断
面図である。 ６ａ，６ｂ，７ａ・・・ゲート電極、７ｂ・・・引出し
電極、８ａ，９ａ，９ｂ・・・絶縁層、７ｃ・・・補助
用配線導電層。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の表面に形成された第１の導電層からな
   る第１の電極と、第１の開口部分を除いて前記第１の電
   極を覆うごとく形成された第１の層間絶縁層と、該第１
   の電極に隣接しかつ一部は前記第１の層間絶縁層を介し
   て前記第１の、電極に重なる位置に形成された第２の導
   電層からなる第２の電極と、第２の開口部分を除いて前
   記第２の電極を覆うごとく形成された第２の層間絶縁層
   を有し、前記第２の電極は前記第２の開口部分を介して
   第１の配線導体に電気的に接続され、前記第１の電極は
   前記第１の開口部分を介して第２の配線導体に電気的に
   接続される半導体装置において、前記第１の開口部分に
   埋込まれ、前記第１の電極に接続され、前記第２の電極
   から絶縁された配線補助用の導電層と、該配線補助用の
   導電層の上面を第３の開口部分を除いて覆うごとく形成
   された第３の層間絶縁層とを有し、前記第１の配線導体
   は該第２の開口部に埋込まれるよう形成され、前記第２
   の配線導体は前記第３の開口部に埋込まれるよう形成さ
   れていることを特徴とする半導体装置。 ２（ａ）第１導電型活性不純物を含む第１導電型半導体
   基板を形成する工程、 （ｂ） 上記半導体基板の内部又は、上に第１の半導回
   路素子を形成する工程であって、 第１の導電層からなる第１の電極を 上記半導体基板上に形成する工程と、 上記第１の電極上に第１の層間絶縁層を形成する工程と
   、 を有する工程と、 （ｃ） 上記第１の層間絶縁層上の第１の部分に貫通
   した第１の開口を設ける工程と、 （ｄ） 上記半導体基板内部又は上に第２の半導体回
   路素子を形成する工程であって、 第２の導電層からなる第２の電極を、少くともその第１
   の部分を上記第１の層間絶縁層の上記第１の部分と異な
   る第２の部分上に位置するごとく形成する工程を有する
   工程と、 （ｅ） 上記第１の開口内に、上記第１の電極と接続
   し、上記第２の電極と分離して、配線補助用の導電層を
   埋込む工程と、 （ｆ） 上記第２の電極上に第２の層間絶縁層を形成
   する工程、 （ｇ） 上記配線補助用の導電層上に第３の層間絶縁
   層を形成する工程、 （ｈ） 上記第２の層間絶縁層に貫通した第２の開口
   を形成する工程、 （ｉ） 上記第３の層間絶縁層に、貫通した第３の開
   口を形成する工程、 （ｊ）上記第２の開口内に、上記第２の電極に接続して
   第１の配線導体を充満する工程、 （ｋ） 上記第３の開口内に上記配線補助用の導電層
   と接続して第２の配線導体を充満する工程を有する少く
   とも２つの半導体回路素子を有する半導体装置の製造方
   法。 ３ 特許請求の範囲第２項記載の方法において、上記第
   ２の電極と上記配線補助用の導電層とを同一の導電性部
   材でかつ同一の工程で形成する半導体装置の製造方法。 ４ 特許請求の範囲第２項記載の方法において、上記第
   １の電極と上記配線補助用の導電層を同一の導電体で形
   成する半導体装置の製造方法。 ５ 特許請求の範囲第２項記載の方法において、上記第
   １の半導体回路素子を形成する工程は第１の電界効果回
   路素子を形成する工程であって、上記基板表面の第１の
   部分上に第１のゲート絶縁層を形相する工程と、 上記第１のゲート絶縁層上に第１のゲート電極を形成す
   る工程と、 上記第１のゲート電極上に上記の第１の層間絶縁層を形
   成する工程とを有する半導体装置の製造方法。 ６ 特許請求の範囲第５項記載の方法において、上記第
   １の開口を形成した後に、上記第２のゲート電極と上記
   配線補助用の導電層とを同一の導電体によりかつ同一の
   工程で同時に形成する半導体装置の製造方法。 ７ 特許請求の範囲第６項記載の方法において、上記第
   ２のゲート電極および上記配線補助用の導電層をポリシ
   リコンにより形成する半導体装置の製造方法。 ８ 特許請求の範囲第６項記載の方法において、上記第
   １、第２のゲート電極および上記配線補助用の導電層を
   ポリシリコンにより形成する半導体装置の製造方法。