JPS6136946A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6136946A JPS6136946A JP15980284A JP15980284A JPS6136946A JP S6136946 A JPS6136946 A JP S6136946A JP 15980284 A JP15980284 A JP 15980284A JP 15980284 A JP15980284 A JP 15980284A JP S6136946 A JPS6136946 A JP S6136946A
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- 239000002184 metal Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 19
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- 238000009792 diffusion process Methods 0.000 description 36
- 241000272201 Columbiformes Species 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体装置に関し、特に0MOSプロセスを用
い金属の多層配線を持つマスタスライス方式にて設計さ
れる半導体装置に関する。
い金属の多層配線を持つマスタスライス方式にて設計さ
れる半導体装置に関する。
(従来技術)
従来、この種の半導体装置はバッファ部のトランジスタ
において、PチャネルトランジスタとNチャネルトラン
ジスタが距離を離して配置されているか、又は、Pチャ
ネルトランジスタとNチャネルトランジスタの間に電源
電位にクランプしたN+拡散層、又は接地電位にクラン
プしたP+拡散層を配置したものであり、かつN 拡散
層と電源端子の間及びP+拡散層と接地端子の間にはイ
ンピーダンスが存在し、ラッチアップが起こりやすかっ
た。第3図は従来のp−wellの0MOSの断流が大
きいと寄生NPN)ランラスタ3UON状態となり電源
端子4よりインビーダ/ス5,6を介して接地端子7に
電流が流れる。インピーダンス6の両端の電圧が、寄生
PNP )ランジスタ8のペース電圧より高くなりON
状態となる。このとき、寄生PNP)ランジスタ8を介
してNPNトランジスタ30ベースに電流が流れようと
する。
において、PチャネルトランジスタとNチャネルトラン
ジスタが距離を離して配置されているか、又は、Pチャ
ネルトランジスタとNチャネルトランジスタの間に電源
電位にクランプしたN+拡散層、又は接地電位にクラン
プしたP+拡散層を配置したものであり、かつN 拡散
層と電源端子の間及びP+拡散層と接地端子の間にはイ
ンピーダンスが存在し、ラッチアップが起こりやすかっ
た。第3図は従来のp−wellの0MOSの断流が大
きいと寄生NPN)ランラスタ3UON状態となり電源
端子4よりインビーダ/ス5,6を介して接地端子7に
電流が流れる。インピーダンス6の両端の電圧が、寄生
PNP )ランジスタ8のペース電圧より高くなりON
状態となる。このとき、寄生PNP)ランジスタ8を介
してNPNトランジスタ30ベースに電流が流れようと
する。
途中接地電位にクランプされたN+拡散鳩15により、
電流は接地端子14に流れようとするがインピーダンス
13があると、電流はすみやかに吸収されず、NPNト
ランジスタ30ベースに流れることになり、寄生NPN
)ランジスタ3をよりオン状態にする。この結果寄生P
NP)ランジスタ8と寄生NPN)ランジスタ3から成
るループに正帰還がかかり、ラッチアップが起きること
になる。尚ここで9はN+基板であり、10はトランジ
スタのゲート、11はp−well、12は戸拡散層で
ある。
電流は接地端子14に流れようとするがインピーダンス
13があると、電流はすみやかに吸収されず、NPNト
ランジスタ30ベースに流れることになり、寄生NPN
)ランジスタ3をよりオン状態にする。この結果寄生P
NP)ランジスタ8と寄生NPN)ランジスタ3から成
るループに正帰還がかかり、ラッチアップが起きること
になる。尚ここで9はN+基板であり、10はトランジ
スタのゲート、11はp−well、12は戸拡散層で
ある。
(発明の目的)
本発明は従来の0MOSの欠点であるCMOSに流れこ
む基板電流及びPチャネルトランジスタ、Nチャネルト
ランジスタ間で流れる基板電流をすみやかに除去するこ
とによりラッチアップが生じるのを未然に防止すること
ができる半導体装置を提供することにある。
む基板電流及びPチャネルトランジスタ、Nチャネルト
ランジスタ間で流れる基板電流をすみやかに除去するこ
とによりラッチアップが生じるのを未然に防止すること
ができる半導体装置を提供することにある。
(発明の構成)
本発明の半導体装置は、マスタスライス方式で設計され
金属の多層配線を持つ相補型MOSO8半導体装置力出
力バッファ部いて%PチャネルトランジスタはN 層で
4辺を囲み、かつNチャネルトランジスタもP 層で4
辺を囲み、さらにそのN+層P+層の上にスルーホール
・コンタクトを多数配置し、さらにそのPチャネルトラ
ンジスタとN+胸を包含する様に多層の金属配線の電源
供給線でおおい、又NチャネルトランジスタとP+層も
同様に多層の金属配線の接地接続線で包含する様におお
うことにより構成される。
金属の多層配線を持つ相補型MOSO8半導体装置力出
力バッファ部いて%PチャネルトランジスタはN 層で
4辺を囲み、かつNチャネルトランジスタもP 層で4
辺を囲み、さらにそのN+層P+層の上にスルーホール
・コンタクトを多数配置し、さらにそのPチャネルトラ
ンジスタとN+胸を包含する様に多層の金属配線の電源
供給線でおおい、又NチャネルトランジスタとP+層も
同様に多層の金属配線の接地接続線で包含する様におお
うことにより構成される。
(実施例)
μ下1本発明の実施例について、図面を参照して説明す
る。第1図はp−welI 0MOSプロセスる。第1
図において、16はNチャネルトランジスタでありp−
well17で囲まれている。又18はゲートである。
る。第1図はp−welI 0MOSプロセスる。第1
図において、16はNチャネルトランジスタでありp−
well17で囲まれている。又18はゲートである。
19はNチャネルトランジスタを取り囲む戸拡散層であ
り、接地電位にクランプされている。その上には一層目
と多層目の金属配線を結ぶスルーホール20及び一層目
の金属配線と拡散層を結ぶコンタクト21が多数配置し
てろる。さらにNチャネルトランジスタ16及び戸拡散
層19f:包含する様に多層目の金属配線の接地接続線
22がある。この様にすることによってP+拡散層19
の外側から侵入してこようとする基板電流を、この拡散
層から接地接続線22に吸い上げるとともに、逆にP+
拡散層19の外側に出ようとする基板電流をおさえよう
とするものである。さらに幅の広い接地接続線22をP
+拡散層の真上に配置し、スルーホール20、コンタク
ト21を多数置くことによって、P+拡散層19から接
地接続線22までのインピーダンス及び電源供給線自身
のインピーダンスを小さくでき、P+拡散層で吸い上げ
た雑音電流をすみやかに接地液24がおかれており、電
源電位にクランプされている。そのN+拡散層の上には
スルーホール2o、コンタクト21が多数配置されてい
る。さらにPチャネルトランジスタ23.1拡散層24
を包含する様に多層の金属配線の電源供給線25がある
。この様にすることによってN+拡散層24から電源供
給線25までのインピーダンス及び電源供給線自身のイ
ンピーダンスを小さくでき、基板電流を消失させる電流
をすみやかに電源供給線から供給することができる。従
ってラッチアップの原因となる基板電流を電源電位にク
ランプしだ1拡散層接地電位にクランプしたP+拡散層
によって完全におさえこむことができラッチアップに対
し非常に強い特性を持つ。第2図は本発明の一実施例の
断面模式図である。第2図において、Nチャネルトラン
ジスタの外から流れこもうとする基板電流26は接地電
位にクランプされたP+拡散層19によって吸い上げら
れ接地端子27へ流れ出る。ここでP 拡散@19から
接地端子27までの間に存在するインピーダンス28が
大キいと基板電流26はそのまま寄生NPN)ランジス
タ29に流れこみこれをONさせる危険を持つ。しかし
1本実施例では、インピーダンス28が小さいので、基
板電流26は、すみやかに接地端子27に吸収される。
り、接地電位にクランプされている。その上には一層目
と多層目の金属配線を結ぶスルーホール20及び一層目
の金属配線と拡散層を結ぶコンタクト21が多数配置し
てろる。さらにNチャネルトランジスタ16及び戸拡散
層19f:包含する様に多層目の金属配線の接地接続線
22がある。この様にすることによってP+拡散層19
の外側から侵入してこようとする基板電流を、この拡散
層から接地接続線22に吸い上げるとともに、逆にP+
拡散層19の外側に出ようとする基板電流をおさえよう
とするものである。さらに幅の広い接地接続線22をP
+拡散層の真上に配置し、スルーホール20、コンタク
ト21を多数置くことによって、P+拡散層19から接
地接続線22までのインピーダンス及び電源供給線自身
のインピーダンスを小さくでき、P+拡散層で吸い上げ
た雑音電流をすみやかに接地液24がおかれており、電
源電位にクランプされている。そのN+拡散層の上には
スルーホール2o、コンタクト21が多数配置されてい
る。さらにPチャネルトランジスタ23.1拡散層24
を包含する様に多層の金属配線の電源供給線25がある
。この様にすることによってN+拡散層24から電源供
給線25までのインピーダンス及び電源供給線自身のイ
ンピーダンスを小さくでき、基板電流を消失させる電流
をすみやかに電源供給線から供給することができる。従
ってラッチアップの原因となる基板電流を電源電位にク
ランプしだ1拡散層接地電位にクランプしたP+拡散層
によって完全におさえこむことができラッチアップに対
し非常に強い特性を持つ。第2図は本発明の一実施例の
断面模式図である。第2図において、Nチャネルトラン
ジスタの外から流れこもうとする基板電流26は接地電
位にクランプされたP+拡散層19によって吸い上げら
れ接地端子27へ流れ出る。ここでP 拡散@19から
接地端子27までの間に存在するインピーダンス28が
大キいと基板電流26はそのまま寄生NPN)ランジス
タ29に流れこみこれをONさせる危険を持つ。しかし
1本実施例では、インピーダンス28が小さいので、基
板電流26は、すみやかに接地端子27に吸収される。
麦たNチャネルトランジスタ16のN+拡散層から流江
こんだ基板電流は接地電位にクランプしたP 拡散1−
30から接地端子27にすみやかに吸い上げられる。も
し、ここで基板電流31が非常に大きく寄生NPN)ラ
ンジスタ29をONさせたとする。さらに電源端子32
よりインビーダ/ス33,34を介して接地端子27に
電流が流れ、インピーダンス33の両端の電圧が寄生P
NP)ランジスタ35のペース電圧より高くなりON状
態になった場合、このPNPトランジスタ35を介して
、寄生NPN)ランジスタ29のベースに電流が流れこ
もうとするが、途中電源端子32から電源電位にクラン
プされたN+拡散層を通って電流が、基板電流を消去さ
せるように流れ出る。残った電流も接地電位にクランプ
されたP+拡散層30によって吸い上げられ接地端子2
7へ流れ出る。従って寄生NPN)ランジスタ29と寄
生PNP )ランジスタ35の間に正帰還のループは成
り立たずラッチアップは非常に起こりづらい。尚ここで
、37は電源電位にクランプされたN+拡散層と電源端
子の間に存在するインピーダンスである。
こんだ基板電流は接地電位にクランプしたP 拡散1−
30から接地端子27にすみやかに吸い上げられる。も
し、ここで基板電流31が非常に大きく寄生NPN)ラ
ンジスタ29をONさせたとする。さらに電源端子32
よりインビーダ/ス33,34を介して接地端子27に
電流が流れ、インピーダンス33の両端の電圧が寄生P
NP)ランジスタ35のペース電圧より高くなりON状
態になった場合、このPNPトランジスタ35を介して
、寄生NPN)ランジスタ29のベースに電流が流れこ
もうとするが、途中電源端子32から電源電位にクラン
プされたN+拡散層を通って電流が、基板電流を消去さ
せるように流れ出る。残った電流も接地電位にクランプ
されたP+拡散層30によって吸い上げられ接地端子2
7へ流れ出る。従って寄生NPN)ランジスタ29と寄
生PNP )ランジスタ35の間に正帰還のループは成
り立たずラッチアップは非常に起こりづらい。尚ここで
、37は電源電位にクランプされたN+拡散層と電源端
子の間に存在するインピーダンスである。
なお以上の説明ではNチャネルトランジスタを囲むP+
M、Pチャネルトランジスタを囲むN+層は何れも戸拡
散脂、 H1拡散層を用いたが、拡散層に限定されるも
のでなく、イオン打込法等の他の方法で形成した層も同
様適用できる。
M、Pチャネルトランジスタを囲むN+層は何れも戸拡
散脂、 H1拡散層を用いたが、拡散層に限定されるも
のでなく、イオン打込法等の他の方法で形成した層も同
様適用できる。
(発明の効果)
以上説明したとおり、本発明によれば、0MOSに流れ
込む基板電流及びPチャネルトランジスタ、Nチャネル
トランジスタ間で流れる基板電流をすみやかに除去する
ことができ、その結果ラッチアップが生じるのを未然に
防止することができる。
込む基板電流及びPチャネルトランジスタ、Nチャネル
トランジスタ間で流れる基板電流をすみやかに除去する
ことができ、その結果ラッチアップが生じるのを未然に
防止することができる。
第1図は本発明の一実施例の断面模式図、第2図は第1
図に示す一実施例の平面模式図、第3図は従来のp−w
ell 0MOSの断面模式図である。 l・・・・・・N+拡散層、2・・・・・・雑音電流、
3・・・・・・寄生NPNトランジスタ、4・・・・・
・電源端子、5,6・・・・・・インピーダンス、7・
・・・・・接地端子、8・・・・・・寄生PNP)ラン
ジスタ、9・・・・・・N+基板、10・・・・・・ト
ランジスタのゲート、11・・・・・・p−well。 12・・・・・・戸拡散層、13・・・・・・インピー
ダンス、14・・・・・・接地端子、15・・・・・・
戸拡散層、16・・・・・・Nチャネルトランジスタ%
17・・・・・・p−well。 18・・・・・・ゲート、19・・・・・・P+拡散層
、20・・・・・・スルーホール、21・・・・・・コ
ンタクト%22・・・・・・接地接続線、23・・・・
・・Pチャネルトランジスタ、24・・・−・・N+拡
散層、25・・・・・・電源供給線、26・・・・・・
基板電流、27・・・・・・接地端子、28・・・・・
・インピーダンス、29・・・・・・寄生NPN)ラン
ジスタ、30・・・・・・P+拡散層、31・・・・・
・基板電流、32・・・・・・電源端子、33,34・
・・・・・インピーダンス、35・・・・・・寄生PN
P)ランジスタ、36・・・・・・N+拡散1i、37
・・・・・−インピーダンス。 代抑人 :#、硼+ 内 原 晋、、/””’j
!7rム峯II¥]
図に示す一実施例の平面模式図、第3図は従来のp−w
ell 0MOSの断面模式図である。 l・・・・・・N+拡散層、2・・・・・・雑音電流、
3・・・・・・寄生NPNトランジスタ、4・・・・・
・電源端子、5,6・・・・・・インピーダンス、7・
・・・・・接地端子、8・・・・・・寄生PNP)ラン
ジスタ、9・・・・・・N+基板、10・・・・・・ト
ランジスタのゲート、11・・・・・・p−well。 12・・・・・・戸拡散層、13・・・・・・インピー
ダンス、14・・・・・・接地端子、15・・・・・・
戸拡散層、16・・・・・・Nチャネルトランジスタ%
17・・・・・・p−well。 18・・・・・・ゲート、19・・・・・・P+拡散層
、20・・・・・・スルーホール、21・・・・・・コ
ンタクト%22・・・・・・接地接続線、23・・・・
・・Pチャネルトランジスタ、24・・・−・・N+拡
散層、25・・・・・・電源供給線、26・・・・・・
基板電流、27・・・・・・接地端子、28・・・・・
・インピーダンス、29・・・・・・寄生NPN)ラン
ジスタ、30・・・・・・P+拡散層、31・・・・・
・基板電流、32・・・・・・電源端子、33,34・
・・・・・インピーダンス、35・・・・・・寄生PN
P)ランジスタ、36・・・・・・N+拡散1i、37
・・・・・−インピーダンス。 代抑人 :#、硼+ 内 原 晋、、/””’j
!7rム峯II¥]
Claims (1)
- マスタスライス方式で設計され金属の多層配線を持つ
相補型MOS半導体装置の出力バッファ部において、P
チャネルトランジスタはN^+層で4辺を囲み、かつN
チャネルトランジスタはP^+層で4辺を囲み、さらに
前記N^+層、P^+層の上にスルーホール・コンタク
トを複数個配置し、さらに前記Pチャネルトランジスタ
とN^+層を包含する様に多層の金属配線の電源供給線
でおおい、又、前記NチャネルトランジスタとP^+層
も同様に多層の金属配線の接地接続線で包含する様にお
おったことを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15980284A JPS6136946A (ja) | 1984-07-30 | 1984-07-30 | 半導体装置 |
US06/760,452 US4660067A (en) | 1984-07-30 | 1985-07-30 | Complementary MOS integrated circuit having means for preventing latch-up phenomenon |
EP85109594A EP0170268B1 (en) | 1984-07-30 | 1985-07-30 | Complementary mos integrated circuit having means for preventing latch-up phenomenon |
DE8585109594T DE3570014D1 (en) | 1984-07-30 | 1985-07-30 | Complementary mos integrated circuit having means for preventing latch-up phenomenon |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15980284A JPS6136946A (ja) | 1984-07-30 | 1984-07-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6136946A true JPS6136946A (ja) | 1986-02-21 |
Family
ID=15701572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15980284A Pending JPS6136946A (ja) | 1984-07-30 | 1984-07-30 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4660067A (ja) |
EP (1) | EP0170268B1 (ja) |
JP (1) | JPS6136946A (ja) |
DE (1) | DE3570014D1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63311740A (ja) * | 1987-06-15 | 1988-12-20 | Matsushita Electronics Corp | 半導体集積回路装置 |
JPH05294339A (ja) * | 1992-04-13 | 1993-11-09 | Iwaki Packs Kk | 仕切体の製造方法及びその装置 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60231356A (ja) * | 1984-04-28 | 1985-11-16 | Mitsubishi Electric Corp | 相補形金属酸化膜半導体集積回路装置 |
JPH065752B2 (ja) * | 1986-06-25 | 1994-01-19 | 株式会社東芝 | 電界効果トランジスタ |
JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
JPH079977B2 (ja) * | 1987-02-10 | 1995-02-01 | 株式会社東芝 | 半導体集積回路装置 |
US5023689A (en) * | 1987-03-18 | 1991-06-11 | Nec Corporation | Complementary integrated circuit device equipped with latch-up preventing means |
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