JPS60247959A - ラツチアツプ防止回路 - Google Patents
ラツチアツプ防止回路Info
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- JPS60247959A JPS60247959A JP59102679A JP10267984A JPS60247959A JP S60247959 A JPS60247959 A JP S60247959A JP 59102679 A JP59102679 A JP 59102679A JP 10267984 A JP10267984 A JP 10267984A JP S60247959 A JPS60247959 A JP S60247959A
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- Japan
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- mos transistor
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- 230000003449 preventive effect Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 26
- 230000002265 prevention Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 235000020129 lassi Nutrition 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、ＣＭＯ８集積回路におけるラッチアップ防
止回路に関する。
止回路に関する。
（従来技術）
従来０Ｍ０８回路におけるラッチアップ効果を低減また
は除去する手段として、たとえば、特公昭５７−５１７
３８号公報が先行技術文献きして知られている。第４図
は従来の０Ｍ０８回路におけるカット層を示す断面図で
あり、第５図はその平面図である。
は除去する手段として、たとえば、特公昭５７−５１７
３８号公報が先行技術文献きして知られている。第４図
は従来の０Ｍ０８回路におけるカット層を示す断面図で
あり、第５図はその平面図である。
この第４図および第５図において、Ｎ型基板１にｐ−Ｗ
ｅｌｌ 層２を形成し、このＰ −Ｗｅ ｌ １層２に
ＮチャンネルＭＯＳトラフシ“メタ３全形成し、ま。
ｅｌｌ 層２を形成し、このＰ −Ｗｅ ｌ １層２に
ＮチャンネルＭＯＳトラフシ“メタ３全形成し、ま。
た、Ｎ型基板１にＰチャンネルＭＯＳトランジスタ４全
形成している。このＰチャンネルＭＯＳトランシ゛スタ
４とＰ −Ｗｅ １１層２間には、Ｎ型基板１にカット
層５が形成されている。カット層５は第５図よシ明らか
なように、ＰチャンネルＭＯＳトランジスタ４を包囲す
るごとくになっている。
形成している。このＰチャンネルＭＯＳトランシ゛スタ
４とＰ −Ｗｅ １１層２間には、Ｎ型基板１にカット
層５が形成されている。カット層５は第５図よシ明らか
なように、ＰチャンネルＭＯＳトランジスタ４を包囲す
るごとくになっている。
カットＮ５の形成に際し、工程」二ばＰ−Ｗｅｌｌ／＠
２の拡散と同時に形成し、ＰチャンネルＭＯＳトランジ
スタ４のソース、ドレイ７のＰ拡散とＭ時にＰ一層を形
成している。
２の拡散と同時に形成し、ＰチャンネルＭＯＳトランジ
スタ４のソース、ドレイ７のＰ拡散とＭ時にＰ一層を形
成している。
このように、ＰチャンネルＭＯＳトランジスタ４とＮチ
ャンネルＭＯ８）ランシ７スタ３の間にＰ−Ｗｅ ｌ
１層２と同一導電型のカット層５を形成し、Ｐチャンネ
ルＭＯＳトランジスタ４のドレイン領域が順バイアス状
態になった際に（以下正トリ力と云う）Ｎ型基板ＩＫ注
入される少数キャリア（ホール）をカット層５で吸収す
るという集積回路を構成している。
ャンネルＭＯ８）ランシ７スタ３の間にＰ−Ｗｅ ｌ
１層２と同一導電型のカット層５を形成し、Ｐチャンネ
ルＭＯＳトランジスタ４のドレイン領域が順バイアス状
態になった際に（以下正トリ力と云う）Ｎ型基板ＩＫ注
入される少数キャリア（ホール）をカット層５で吸収す
るという集積回路を構成している。
しかしながら、この構造はＮチャンネルＭＯＳトランジ
スタ３のドレイン領域が順バイアス状態（以下、負トリ
ガと云う）になった際には、はとんど効果がないと云う
欠点があった。
スタ３のドレイン領域が順バイアス状態（以下、負トリ
ガと云う）になった際には、はとんど効果がないと云う
欠点があった。
（発明の目的）
この発明の目的は、正トリガだけでなく、負トリガに対
しても有効なラッチアップ防止回路を得ることにある。
しても有効なラッチアップ防止回路を得ることにある。
（発明の概要）
この発明の要点は、ＮチャンネルＭＯ８）ランソスタ形
成のためのＰ −Ｗｅ １１層の周囲に、あるいはこの
Ｐ −Ｗｅ １１層とＰチャンネルＭＯ８）ランシ９ス
タ間に基板電位固定のための炉）全設置したことにある
。
成のためのＰ −Ｗｅ １１層の周囲に、あるいはこの
Ｐ −Ｗｅ １１層とＰチャンネルＭＯ８）ランシ９ス
タ間に基板電位固定のための炉）全設置したことにある
。
（実施例）
以下、この発明のラッチアップ回路の実施例について図
面に基づき説明する。第１図はその一実施例の構成を示
すもので６Ｄ、０Ｍ０８回路の断面図であシ、Ｎ型基板
１２にＮチャンネルＭＯＳトラフシ９スタ形成のための
Ｐ −Ｗｅ １１層１４の周囲を囲むように！拡散層１
９を設け、高電位電源レベル（＋５Ｖ（ＶＤＤ））にバ
イアスする。
面に基づき説明する。第１図はその一実施例の構成を示
すもので６Ｄ、０Ｍ０８回路の断面図であシ、Ｎ型基板
１２にＮチャンネルＭＯＳトラフシ９スタ形成のための
Ｐ −Ｗｅ １１層１４の周囲を囲むように！拡散層１
９を設け、高電位電源レベル（＋５Ｖ（ＶＤＤ））にバ
イアスする。
この？拡散層１９はＮチャンネルＭＯ８）ランジスタの
ソース領域１５の領域とドレイン領域１７の領域の形成
と同時に構成されるため、従来のＣＭＯＳプロセスにな
んらの追加プロセスも必要としない。
ソース領域１５の領域とドレイン領域１７の領域の形成
と同時に構成されるため、従来のＣＭＯＳプロセスにな
んらの追加プロセスも必要としない。
この！拡散層１９とＰチャンネルＭＯ８）ランク９スタ
のドレイン領域１１間に、カット層１８がＮ型基板１２
に形成されている。カット層１８はＰチャンネルＭＯＳ
トランジスタのソース領域１１、ドレイン領域１６を包
囲するように形成されている。
のドレイン領域１１間に、カット層１８がＮ型基板１２
に形成されている。カット層１８はＰチャンネルＭＯＳ
トランジスタのソース領域１１、ドレイン領域１６を包
囲するように形成されている。
ＰチャンネルＭＯ８）ランソスタのゲート２１とＮチャ
ンネルＭＯ８）ランジスタのゲート２２とは入力端子Ｉ
ＮＫ接続するようにしている。ＰチャンネルＭＯＳトラ
フシ９スタのドレイン領域１１とＮチャンネルＭＯＳト
ラフシ９スタのドレイン領域１７とは出力端子ＯＵＴに
接続するようにしている。
ンネルＭＯ８）ランジスタのゲート２２とは入力端子Ｉ
ＮＫ接続するようにしている。ＰチャンネルＭＯＳトラ
フシ９スタのドレイン領域１１とＮチャンネルＭＯＳト
ラフシ９スタのドレイン領域１７とは出力端子ＯＵＴに
接続するようにしている。
カット層１８のｒ拡散層１８ａには電圧Ｖｓｓｋ印加し
、？拡散層１９には上述のように電圧ＶＤＤを印加する
ようにしている。また、Ｎ型基板１２に形成された？拡
散層１３には電圧ＶＤＤｔ印加し、Ｐ −Ｗｅ １１層
１４に形成しｆｃＰ−Ｗｅｌｌ電極１０およびＮチャン
ネルＭＯ８）ランジスタのソース領域１５には電圧Ｖｓ
ｓ（ＯＶ）を印加するようにしている。
、？拡散層１９には上述のように電圧ＶＤＤを印加する
ようにしている。また、Ｎ型基板１２に形成された？拡
散層１３には電圧ＶＤＤｔ印加し、Ｐ −Ｗｅ １１層
１４に形成しｆｃＰ−Ｗｅｌｌ電極１０およびＮチャン
ネルＭＯ８）ランジスタのソース領域１５には電圧Ｖｓ
ｓ（ＯＶ）を印加するようにしている。
この第１図において、正トリガの場合、外来からの雑音
などによシＰチャンネルＭＯＳトランジスタのドレイン
領域１１の電圧レベルが、高電位電圧レベル（＋ＳＶ）
よシも高くなると（＋６〜７Ｖ以上）、ドレイン領域１
１とＮ型基板１２で形成されるＰＮ接合が順バイアスと
なシ、ドレイン領域１１よ５Ｎ型基板１２ヘホールが注
入される。
などによシＰチャンネルＭＯＳトランジスタのドレイン
領域１１の電圧レベルが、高電位電圧レベル（＋ＳＶ）
よシも高くなると（＋６〜７Ｖ以上）、ドレイン領域１
１とＮ型基板１２で形成されるＰＮ接合が順バイアスと
なシ、ドレイン領域１１よ５Ｎ型基板１２ヘホールが注
入される。
このＮ型基板１２における少数キャリアであるホールの
大部分は基板電位の１“拡散層１３に吸収されるが一部
はＰ −Ｗｅ ｌ １層１４に流入してＰ −Ｗｅ ｌ
ｌ電流となる。
大部分は基板電位の１“拡散層１３に吸収されるが一部
はＰ −Ｗｅ ｌ １層１４に流入してＰ −Ｗｅ ｌ
ｌ電流となる。
その結果、ｐ −Ｗｅｌｌの電位が電圧Ｖｓｓ（ＯＶ）
レベルよシ上昇して０．７ｖ以上になると、Ｎチャンネ
ルＭＯ，Ｓ）ランソスタのソース領域１５とＰ−Ｗｅ
１１層１４で形成されるＰＮ接合が順バイアスとなシ、
ＮチャンネルＭＯ８）ランク９スタのソース領域１５を
エミッタ、Ｐ−Ｗｅｌ１層１４全１４ス。
レベルよシ上昇して０．７ｖ以上になると、Ｎチャンネ
ルＭＯ，Ｓ）ランソスタのソース領域１５とＰ−Ｗｅ
１１層１４で形成されるＰＮ接合が順バイアスとなシ、
ＮチャンネルＭＯ８）ランク９スタのソース領域１５を
エミッタ、Ｐ−Ｗｅｌ１層１４全１４ス。
Ｎ型基板１２をコレクタとするＮＰＮ寄生寄生トランス
９スタン状態となる。
９スタン状態となる。
さらに、ＰチャンネルＭＯＳトランジスタのソース領域
１６をエミッタ、Ｎ型基板１２をペース。
１６をエミッタ、Ｎ型基板１２をペース。
Ｐ −Ｗｅ ｌ １層１４をコレクタとするＰＮＰ寄生
トランジスタもオン状態になると、上記二つのバイポー
ラトランジスタに負帰還がかかり、ラツチアップ状態に
至る。
トランジスタもオン状態になると、上記二つのバイポー
ラトランジスタに負帰還がかかり、ラツチアップ状態に
至る。
したがって、正トリガに起因するラッチアップを防止す
るには、Ｐ −Ｗｅｌｌ ａｔ ’１４に流入するホー
ルの量を低減することが有効な対策となシ、従来提案さ
れていたカット層（特公昭５７−５１７３８号公報）は
、この主旨にそったものであった。
るには、Ｐ −Ｗｅｌｌ ａｔ ’１４に流入するホー
ルの量を低減することが有効な対策となシ、従来提案さ
れていたカット層（特公昭５７−５１７３８号公報）は
、この主旨にそったものであった。
しかし、負トリガの場合、つまシ外来からの雑音などに
よ、９ＮチャンネルＭＯＳトランジスタのドレイン領域
１７の電圧レベルが低電位電圧レベル（Ｖｓｓ ）よυ
低くなり、たとえば、ＶＳＳ ＝ ｏ ｖに対して、−
１〜−２Ｖになると、ドレイン領域１７とＰ−Ｗｅｌ１
層１４で形成されるＰＮ接合が順バイアスとなって、ド
レイン領域１７からＰ−Ｗｅｌｌ 層１４へ電子が注入
される場合には、ラッチアップが発生し、ラッチアップ
防止に対してあまり大きな効果は得られない。
よ、９ＮチャンネルＭＯＳトランジスタのドレイン領域
１７の電圧レベルが低電位電圧レベル（Ｖｓｓ ）よυ
低くなり、たとえば、ＶＳＳ ＝ ｏ ｖに対して、−
１〜−２Ｖになると、ドレイン領域１７とＰ−Ｗｅｌ１
層１４で形成されるＰＮ接合が順バイアスとなって、ド
レイン領域１７からＰ−Ｗｅｌｌ 層１４へ電子が注入
される場合には、ラッチアップが発生し、ラッチアップ
防止に対してあまり大きな効果は得られない。
そこで、このような点全考慮し、この発明はＰ−Ｗｅ
１１層１４とカット層１８との間に基板電位固定のため
の！拡散層１９を設置し高電位電圧ＶＤＤにバイアスす
る。
１１層１４とカット層１８との間に基板電位固定のため
の！拡散層１９を設置し高電位電圧ＶＤＤにバイアスす
る。
この１−拡散層９を設置することにより、Ｐ−Ｗｅ １
１ 層１４に流入した電子の中でＰ −Ｗｅ １１電極
１０で吸収されず、Ｎ型基板１２まで到達したものを効
率よく集めることができる。すなわち、Ｎ型基板１２の
電位を低下させ、ラッチアップの原因となる基板電流は
Ｐ−Ｗｅｌｌ Ｎ Ｉ ４の周囲のみで終端し、Ｐチャ
ンネルＭＯ８）ランジスタの近傍には到達しない。
１ 層１４に流入した電子の中でＰ −Ｗｅ １１電極
１０で吸収されず、Ｎ型基板１２まで到達したものを効
率よく集めることができる。すなわち、Ｎ型基板１２の
電位を低下させ、ラッチアップの原因となる基板電流は
Ｐ−Ｗｅｌｌ Ｎ Ｉ ４の周囲のみで終端し、Ｐチャ
ンネルＭＯ８）ランジスタの近傍には到達しない。
したがって、ＰチャンネルＭＯ８）ラッチ“スタ近傍の
基板電位は、高電圧電源レベルよう低下することはなく
、ソース領域１６とＮ型基板１２で形成されるＰＮ接合
が順バイアスになることはないため、ラッチアラｆは発
生しない。
基板電位は、高電圧電源レベルよう低下することはなく
、ソース領域１６とＮ型基板１２で形成されるＰＮ接合
が順バイアスになることはないため、ラッチアラｆは発
生しない。
以上説明したように、低電位を源にバイアスしたカット
層１８と高電位電源にバイアスした基板電位固定のため
の１−拡散層１９を併用することにより、正トリガの場
合だけでなく、負トリガの場合にもラッチアップ効果が
低減あるいは除去できる。
層１８と高電位電源にバイアスした基板電位固定のため
の１−拡散層１９を併用することにより、正トリガの場
合だけでなく、負トリガの場合にもラッチアップ効果が
低減あるいは除去できる。
カット層１８と基板電位固定のための炉−拡散層１９の
位置関係はＰチャンネルＭＯ８）ランシ゛スタとＮチャ
ンネルＭＯＳトランシ゛スタの中Ｎｊ ＶＣｉ置すれば
よく、特に順番にはこだわらないが、上に説明したよう
にホールの発生源はＰチャンネルＭＯＳトラ／シフメタ
であるため、ホールをカットする目的をもつカット層は
、ＰチャンネルＭＯＳトランジスタの周囲に設置するの
がよく、逆に、電子を吸収する目的をもつ基板電位固定
のためのＮ＋拡散層１９ば、Ｐ −Ｗｅ １１層１４の
周囲に設置するのがよい。
位置関係はＰチャンネルＭＯ８）ランシ゛スタとＮチャ
ンネルＭＯＳトランシ゛スタの中Ｎｊ ＶＣｉ置すれば
よく、特に順番にはこだわらないが、上に説明したよう
にホールの発生源はＰチャンネルＭＯＳトラ／シフメタ
であるため、ホールをカットする目的をもつカット層は
、ＰチャンネルＭＯＳトランジスタの周囲に設置するの
がよく、逆に、電子を吸収する目的をもつ基板電位固定
のためのＮ＋拡散層１９ば、Ｐ −Ｗｅ １１層１４の
周囲に設置するのがよい。
第２図は上述のホールをカットするカット層１８ｋＰｆ
ヤンネルＭＯＳトランシ゛スタの周囲全包囲するように
設置するとともに、Ｎ型基板電位固定のための！拡散層
１９をＰ −Ｗｅ １１層１４の周囲を包囲するように
した場合の平面図である。
ヤンネルＭＯＳトランシ゛スタの周囲全包囲するように
設置するとともに、Ｎ型基板電位固定のための！拡散層
１９をＰ −Ｗｅ １１層１４の周囲を包囲するように
した場合の平面図である。
また、第３図は電子を吸収する目的をもつＮ型基板電位
固定のための！拡散層１９とカット層１８はＰ −Ｗｅ
ｌ １層１４とＰチャンネルＭＯ８）ランソスタとの
間に設置した場合の例を示している。
固定のための！拡散層１９とカット層１８はＰ −Ｗｅ
ｌ １層１４とＰチャンネルＭＯ８）ランソスタとの
間に設置した場合の例を示している。
（発明の効果）
この発明は以上説明したように、カット層たけでなく、
基板電位固定のための拡散層をＰ −Ｗｅ １１層の周
囲あるいはＰ −Ｗｅｌ １層とＰチャンネルＭＯＳト
ランジスタ間に設けたので、正トリガだけでなく負トリ
ガの場合にも、ラッチアップ効果を低減あるいは除去す
ることが可能である。
基板電位固定のための拡散層をＰ −Ｗｅ １１層の周
囲あるいはＰ −Ｗｅｌ １層とＰチャンネルＭＯＳト
ランジスタ間に設けたので、正トリガだけでなく負トリ
ガの場合にも、ラッチアップ効果を低減あるいは除去す
ることが可能である。
捷た、マスクの枚数も増加せず、製造ゾロセスの追加も
不要であるため大造コストも増加しない。
不要であるため大造コストも増加しない。
さらに、本来は素子が形成されないフィールドの領域に
カット層および基板電位固定用の拡散層を設置すればよ
いので、チップ面積の増加もわずかであるためＣＭＯ８
回路に対する効果は多大である。
カット層および基板電位固定用の拡散層を設置すればよ
いので、チップ面積の増加もわずかであるためＣＭＯ８
回路に対する効果は多大である。
第１図にこの発明のラッチアップ防止回路の一実施例の
断面図、第２図は同上ラッチアップ回路におけるカット
層’ｋＰチャンネルＭＯＳトランジスタの周囲全包囲し
力・つ基板電位固定用の拡散層ｔ”Ｐ−Ｗｅｌｌ層の周
囲に設置した場合の平面図、第３図は同上ラッチアップ
回路におけるカット層と基板電位固定用の拡散層をＰチ
ャン２・ルＭＯＳトランソスタとＰ −Ｗｅ ｌ １層
間に設置した場合の平面図、第４図は従来のＣＭＯ８回
路におけるラッチアップ効果を低減する手段を示す断面
図、第５図は第４図の平面図である。 １Ｏ−Ｐ−Ｗｅｌｌ電極、１１ ・ＰチャンネルＭＯＳ
トランジスタのドレイン領域、１２・・・Ｎ型基板、１
３−Ｎ”拡散層、１４−Ｐ−Ｗｅｌ１層、１５ ・Ｎチ
ャンネルＭＯ８）ランジスタのソース領域、１６・・・
ＰチャンネルＭＯ８）ランシ゛スタのソース領域、１７
・・・ＮチャンネルＭＯ８）ラッシ９スタのドレイン領
域、１８・・・カット層、１９・・・基板電位固定用の
１“拡散層。 特許出願人 沖電気工業株式会社
断面図、第２図は同上ラッチアップ回路におけるカット
層’ｋＰチャンネルＭＯＳトランジスタの周囲全包囲し
力・つ基板電位固定用の拡散層ｔ”Ｐ−Ｗｅｌｌ層の周
囲に設置した場合の平面図、第３図は同上ラッチアップ
回路におけるカット層と基板電位固定用の拡散層をＰチ
ャン２・ルＭＯＳトランソスタとＰ −Ｗｅ ｌ １層
間に設置した場合の平面図、第４図は従来のＣＭＯ８回
路におけるラッチアップ効果を低減する手段を示す断面
図、第５図は第４図の平面図である。 １Ｏ−Ｐ−Ｗｅｌｌ電極、１１ ・ＰチャンネルＭＯＳ
トランジスタのドレイン領域、１２・・・Ｎ型基板、１
３−Ｎ”拡散層、１４−Ｐ−Ｗｅｌ１層、１５ ・Ｎチ
ャンネルＭＯ８）ランジスタのソース領域、１６・・・
ＰチャンネルＭＯ８）ランシ゛スタのソース領域、１７
・・・ＮチャンネルＭＯ８）ラッシ９スタのドレイン領
域、１８・・・カット層、１９・・・基板電位固定用の
１“拡散層。 特許出願人 沖電気工業株式会社
Claims (1)
- ０Ｍ０８回路において、ＰチャンネルＭＯ８）ランジス
タとＮチャンネルＭＯ８）ランノスタ間のフィールド領
域に低電位電源レベルにバイアスしたカット層および高
電位電源にバイアスした基板電位固足用の拡散層の両者
を設置したことを特徴とするラッチアップ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102679A JPS60247959A (ja) | 1984-05-23 | 1984-05-23 | ラツチアツプ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102679A JPS60247959A (ja) | 1984-05-23 | 1984-05-23 | ラツチアツプ防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247959A true JPS60247959A (ja) | 1985-12-07 |
Family
ID=14333917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102679A Pending JPS60247959A (ja) | 1984-05-23 | 1984-05-23 | ラツチアツプ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247959A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154158A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体集積回路装置 |
| JPS61280648A (ja) * | 1985-06-05 | 1986-12-11 | Nec Corp | 相補型半導体集積回路装置 |
| JPS6266660A (ja) * | 1986-05-16 | 1987-03-26 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS62169469A (ja) * | 1986-01-22 | 1987-07-25 | Nec Corp | 半導体集積回路装置 |
| JPS647554A (en) * | 1987-06-29 | 1989-01-11 | Nec Corp | Semiconductor integrated circuit device |
| JPS6428862A (en) * | 1987-07-23 | 1989-01-31 | Fujitsu Ltd | Cmos semiconductor device |
| JPH01206647A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | 半導体装置 |
| JP2005277344A (ja) * | 2004-03-26 | 2005-10-06 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1984
- 1984-05-23 JP JP59102679A patent/JPS60247959A/ja active Pending
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