JPS6266660A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6266660A JPS6266660A JP61113111A JP11311186A JPS6266660A JP S6266660 A JPS6266660 A JP S6266660A JP 61113111 A JP61113111 A JP 61113111A JP 11311186 A JP11311186 A JP 11311186A JP S6266660 A JPS6266660 A JP S6266660A
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- 238000009792 diffusion process Methods 0.000 claims description 27
- 230000000295 complement effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 39
- 239000000758 substrate Substances 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 239000002344 surface layer Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は相補型ＭＯＳの半導体集積回路装置に関し、更
に詳述障ればラッチアップを防止した集積回路装置に関
する。
に詳述障ればラッチアップを防止した集積回路装置に関
する。
（ロ） 従来の技術
相補型ＭＯＳ（以下ＣＭＯＳという）の半導体集積回路
装置はその構造上サイリスク構成を含み、ラッチアップ
現象を惹起する。
装置はその構造上サイリスク構成を含み、ラッチアップ
現象を惹起する。
第５図はＣバＯ５の集積回路装置の一部の断面構造図を
示しでおり、Ｎ型の基板５１にＰ型拡散層５２゜５３を
形成してＰ型のトランジスタ領域を、また基板５１に深
いＰ −ｗｅｌｌＪ’４５４を形成し、この内部にＮ型
拡散！ ５５．５６を形成し、Ｎ型のトランジスタ領域
を形成しである。 ５７．５８は夫々Ｐ型、Ｎ型トラン
ンスタのゲートを示し、Ｎ型の拡散層５９及びＰ型の拡
％＠６０は夫々Ｎ型基板５１及びＰ −ｗｅｌｌＪ１５
４の電位固定用に設けられている。斯かる構造の表面に
おいて例えばＰ型拡散層５３、Ｎ型基板５１、Ｐ−ｗｅ
ｌ１層５４及びＮ型拡散層５５によりＰＮＰＮのサイリ
スタ構成が形成され℃いることになり、これがラッチア
ップを惹起するのである。
示しでおり、Ｎ型の基板５１にＰ型拡散層５２゜５３を
形成してＰ型のトランジスタ領域を、また基板５１に深
いＰ −ｗｅｌｌＪ’４５４を形成し、この内部にＮ型
拡散！ ５５．５６を形成し、Ｎ型のトランジスタ領域
を形成しである。 ５７．５８は夫々Ｐ型、Ｎ型トラン
ンスタのゲートを示し、Ｎ型の拡散層５９及びＰ型の拡
％＠６０は夫々Ｎ型基板５１及びＰ −ｗｅｌｌＪ１５
４の電位固定用に設けられている。斯かる構造の表面に
おいて例えばＰ型拡散層５３、Ｎ型基板５１、Ｐ−ｗｅ
ｌ１層５４及びＮ型拡散層５５によりＰＮＰＮのサイリ
スタ構成が形成され℃いることになり、これがラッチア
ップを惹起するのである。
（ハ）発明が解決しようとする問題点
ラッチア・／ブ耐圧を向上するための手段としてはＰ型
拡散Ｒ５３とＰ −ｙｅｌｌ、１５４との距離を大きく
することが有効であるが、これが過大になると集積度の
低下を招来する。また、このサイリスタ構成を分断する
構成をとるものとして特公昭５７−５１７３８号の半導
体集積回路装置が知られているが、その装置は従来のも
のの製造方法と大幅に相違するという難点がある。
拡散Ｒ５３とＰ −ｙｅｌｌ、１５４との距離を大きく
することが有効であるが、これが過大になると集積度の
低下を招来する。また、このサイリスタ構成を分断する
構成をとるものとして特公昭５７−５１７３８号の半導
体集積回路装置が知られているが、その装置は従来のも
のの製造方法と大幅に相違するという難点がある。
（ニ）問題点を解決するための手段
□
本発明はこのような問題点を解決するためになｉ
きれたものであって、所謂ダミーコレクタによっ
て入出力セル内のＰチャンネルトランジスタ領域とＮｆ
勺ノンネルトランジスタ領域を分離し、これによってラ
ッチアップを防止するようにした半、 ｉＫ［Ｏ
Ｗ！ｌａ［ｔ ６ Ｚ ＆ ｅ°０゛６゜本発明に係る
半導体集積回路装置は、内部セルの入出力をその間近に
配した入出力用セルを介して行うようにした相補型ＭＯ
Ｓの半導体集積回路装置において、入出力セル内のＰチ
ャンネルトランジスタ領域とＮチャンネルトランジスタ
領域とをｔｆＲＸ位に電位固定したＮ型拡散層と、接地
電位に電位固定したＰ型拡散層とによって分離してな−
１ることを特徴とする。
きれたものであって、所謂ダミーコレクタによっ
て入出力セル内のＰチャンネルトランジスタ領域とＮｆ
勺ノンネルトランジスタ領域を分離し、これによってラ
ッチアップを防止するようにした半、 ｉＫ［Ｏ
Ｗ！ｌａ［ｔ ６ Ｚ ＆ ｅ°０゛６゜本発明に係る
半導体集積回路装置は、内部セルの入出力をその間近に
配した入出力用セルを介して行うようにした相補型ＭＯ
Ｓの半導体集積回路装置において、入出力セル内のＰチ
ャンネルトランジスタ領域とＮチャンネルトランジスタ
領域とをｔｆＲＸ位に電位固定したＮ型拡散層と、接地
電位に電位固定したＰ型拡散層とによって分離してな−
１ることを特徴とする。
（ホ） 作用
：５・ よ４゜□９．よ、えよカヤｘ Ｍ
＜１え、６ケイリスク構成にトリガがかかりにくくなり
、−その結果ラッチアップ耐圧が向上する。
＜１え、６ケイリスク構成にトリガがかかりにくくなり
、−その結果ラッチアップ耐圧が向上する。
（へ）実施例
以ド本発明をその実施例を示す図面に基づき具体的に説
明する。第１図は本発明に係る半導体集積回路装置の入
出力セルの構成を示す平面パターン図、第２図はそのバ
ー■線による断面構造図である。尚、第１図中の一点鎖
線で囲繞する領域が１つの入出力セルに該当する。
明する。第１図は本発明に係る半導体集積回路装置の入
出力セルの構成を示す平面パターン図、第２図はそのバ
ー■線による断面構造図である。尚、第１図中の一点鎖
線で囲繞する領域が１つの入出力セルに該当する。
図において１１はＮ型基板であり一方向にＰ−ｗｅｌｌ
Ｊ！ｔ１４が形成きれている。このＰ −ｗｅｌｌＪｉ
ｌ１４の幅方向中央部にはｐ −ｗａｌ１層と長手方向
を同一にしてＮ型拡散層１５．１６が形成されてＮ型の
トランジスタ類“域となっている。このＮ型拡散層１５
．１６の中間部の上層には多結晶シリコンよりなるゲー
ト１８が形成されている。
Ｊ！ｔ１４が形成きれている。このＰ −ｗｅｌｌＪｉ
ｌ１４の幅方向中央部にはｐ −ｗａｌ１層と長手方向
を同一にしてＮ型拡散層１５．１６が形成されてＮ型の
トランジスタ類“域となっている。このＮ型拡散層１５
．１６の中間部の上層には多結晶シリコンよりなるゲー
ト１８が形成されている。
一方、Ｐ −ｗｅｌ１層１４層形４していない基板１１
上にはＰ型拡散珊１２．１３が形成きれて、Ｐ型トラン
ジスタ領域となっている０両Ｐ型拡散層１２．１３の中
間部の上層には多結晶シリコンよりなるゲート１７が形
成されている。
上にはＰ型拡散珊１２．１３が形成きれて、Ｐ型トラン
ジスタ領域となっている０両Ｐ型拡散層１２．１３の中
間部の上層には多結晶シリコンよりなるゲート１７が形
成されている。
上記Ｐ型トランジスタ領域は電位固定用のＮ型拡散層１
９にて囲繞されており、またＮ型トランジ１
スタ領域は同じく電位固定用のＰ型拡散ｓ２０にて囲
繞されている。
９にて囲繞されており、またＮ型トランジ１
スタ領域は同じく電位固定用のＰ型拡散ｓ２０にて囲
繞されている。
゛、２ヤｈ ５ ＞ ’；：）、９に４Ｍｔ＊ｔｊ Ｎ
−１，１９，□□１・ 繞する領域及びＮ型
トランジスタ領域を含むＰ型、、、＋、 ｊＴ−＊
ｆｍ ２０’Ｃ’ＥＪ１１８ ｔ ６ｆｄ Ｍ （７）
ｒｏ！４： ＊ｆＲＴｅｌ（ｅＥ ４Ｃｔ’ｔｆｌ Ｉ
Ｉ定したＮ型拡散層２１と、これに平行なＰ −ｗｅｌ
１層ハ２層内２２内電位に電位固定した、同じく平行に
形成したＰ型拡散層２３とからなるダミーコレクタをｐ
−ｗｅｌ１層１４層形４的に形成しである。
−１，１９，□□１・ 繞する領域及びＮ型
トランジスタ領域を含むＰ型、、、＋、 ｊＴ−＊
ｆｍ ２０’Ｃ’ＥＪ１１８ ｔ ６ｆｄ Ｍ （７）
ｒｏ！４： ＊ｆＲＴｅｌ（ｅＥ ４Ｃｔ’ｔｆｌ Ｉ
Ｉ定したＮ型拡散層２１と、これに平行なＰ −ｗｅｌ
１層ハ２層内２２内電位に電位固定した、同じく平行に
形成したＰ型拡散層２３とからなるダミーコレクタをｐ
−ｗｅｌ１層１４層形４的に形成しである。
」１位に固定し、またＰ型拡散層２３を接地電位に固そ
して第２図に示すようにＮ型拡散層２１を電源“１ １ 定する。これによりＰ型拡散層１３、Ｎ型
基板１１、■ Ｉ Ｐ−ｗｅｌ１層１４層形４拡散層１５
のＰＮＰＮのサイリスク１ 構５間０°！；−
＋ｔ−ｙ″ｈ“介″ｔ ６ 、＝ ａ Ｇ°″・１
基板１１０表層を流れる電流はＰ型拡散層２３に
吸収□ □゛・］ ・１ され、このサイリスク構成のトリガをか
かりにくくする。
して第２図に示すようにＮ型拡散層２１を電源“１ １ 定する。これによりＰ型拡散層１３、Ｎ型
基板１１、■ Ｉ Ｐ−ｗｅｌ１層１４層形４拡散層１５
のＰＮＰＮのサイリスク１ 構５間０°！；−
＋ｔ−ｙ″ｈ“介″ｔ ６ 、＝ ａ Ｇ°″・１
基板１１０表層を流れる電流はＰ型拡散層２３に
吸収□ □゛・］ ・１ され、このサイリスク構成のトリガをか
かりにくくする。
以上の構成、作用は入出力セルと内部セルとの間でも同
様であり、両者間に上述の如きダミーコレクタを形成す
ればよい。
様であり、両者間に上述の如きダミーコレクタを形成す
ればよい。
第３図はこのようなダミーコレクタ３０を形成した半導
体集積回路装置の平面パターン図を示し２条（７）ダミ
ーコレクタ３０．３０はチップ間通に形成されている入
出力セル３１の列を横断するようにして各セルのＮチャ
ンネルトランジスタ領域３１ｎとＰチャンネルトランジ
スタ領域３１ｐとを分離するように、また入出力セル３
１の列と内部セル群とを分離するようになしである。
体集積回路装置の平面パターン図を示し２条（７）ダミ
ーコレクタ３０．３０はチップ間通に形成されている入
出力セル３１の列を横断するようにして各セルのＮチャ
ンネルトランジスタ領域３１ｎとＰチャンネルトランジ
スタ領域３１ｐとを分離するように、また入出力セル３
１の列と内部セル群とを分離するようになしである。
第４図は第３図に示したように内外２条にダミーコレク
タ３０．３０を形成した場合の断面構造図を示しており
、ｐ −ｗｅｌ１層１４層形４的にＮ型拡散層２４、ｐ
−ｗｅｌ１層２５及びＰ型拡散層２６からなるダミー
コレクタ３０を形成しである。
タ３０．３０を形成した場合の断面構造図を示しており
、ｐ −ｗｅｌ１層１４層形４的にＮ型拡散層２４、ｐ
−ｗｅｌ１層２５及びＰ型拡散層２６からなるダミー
コレクタ３０を形成しである。
（ト）発明の効果
以」二の如き本発明装置による場合はサイリスク構成を
ダミーコレクタで分離することとしているので、ラッチ
アップが生じ難くなる。そしてラッチアップのトリガは
主として外部より集積回路のパーケージ端子を通し−Ｃ
ｆｙブに印加されるものであるから、入出力セル中のＰ
チャンネルトランジスタとＮチャ〉ネルトランジスタと
をダミーコレクタにて分離することはラッチアップを防
止する上で極め℃有効である。
ダミーコレクタで分離することとしているので、ラッチ
アップが生じ難くなる。そしてラッチアップのトリガは
主として外部より集積回路のパーケージ端子を通し−Ｃ
ｆｙブに印加されるものであるから、入出力セル中のＰ
チャンネルトランジスタとＮチャ〉ネルトランジスタと
をダミーコレクタにて分離することはラッチアップを防
止する上で極め℃有効である。
更に本発稍においては、分離のだめのダミーコレクタは
拡散層にて形成されるので、製造プロセスは一般的なも
のと同様であり、その変更を要しないという利点がある
。更に集積度についてみるとダミーコレクタは拡散層に
て構成されるから、電源配線を含む配線領域にこれを配
置できるので、これに形成に伴うチップ寸法の増加は実
質的にゼロである等、本発明は優れた効果を奏する。
拡散層にて形成されるので、製造プロセスは一般的なも
のと同様であり、その変更を要しないという利点がある
。更に集積度についてみるとダミーコレクタは拡散層に
て構成されるから、電源配線を含む配線領域にこれを配
置できるので、これに形成に伴うチップ寸法の増加は実
質的にゼロである等、本発明は優れた効果を奏する。
第１図は本発明装置の一部の平面パターン図、第２図は
その■−■線による断面構造図、第３図は本発明装置の
ダミーコレクタの形成状態を示す略示パターン図、第４
図はその断面構造図、第５図は従来装置の断面構造図で
ある。 １１・・・基板、１２．１３．２３・・・Ｐ型拡散層、
１４・・・−Ｐ−ｗｅｌ１層、１５．１６．２１−Ｎ型
拡散層、１７．１８−・・ゲート３０・・・ダミーコレ
クタ。
その■−■線による断面構造図、第３図は本発明装置の
ダミーコレクタの形成状態を示す略示パターン図、第４
図はその断面構造図、第５図は従来装置の断面構造図で
ある。 １１・・・基板、１２．１３．２３・・・Ｐ型拡散層、
１４・・・−Ｐ−ｗｅｌ１層、１５．１６．２１−Ｎ型
拡散層、１７．１８−・・ゲート３０・・・ダミーコレ
クタ。
Claims (1)
- （１）内部セルの入出力をその周辺に配した入出力用セ
ルを介して行うようにした相補型ＭＯＳの半導体集積回
路装置において、前記入出力セル内のＰチャンネルトラ
ンジスタ領域とＮチャンネルトランジスタ領域とを、電
源電位に電位固定したＮ型拡散層と、接地電位に電位固
定したＰ型拡散層とによって分離してなることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61113111A JPS6266660A (ja) | 1986-05-16 | 1986-05-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61113111A JPS6266660A (ja) | 1986-05-16 | 1986-05-16 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207577A Division JPS6271258A (ja) | 1985-09-18 | 1985-09-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266660A true JPS6266660A (ja) | 1987-03-26 |
Family
ID=14603782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61113111A Pending JPS6266660A (ja) | 1986-05-16 | 1986-05-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266660A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848960A (ja) * | 1982-09-03 | 1983-03-23 | Hitachi Ltd | 半導体装置 |
| JPS60247959A (ja) * | 1984-05-23 | 1985-12-07 | Oki Electric Ind Co Ltd | ラツチアツプ防止回路 |
-
1986
- 1986-05-16 JP JP61113111A patent/JPS6266660A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848960A (ja) * | 1982-09-03 | 1983-03-23 | Hitachi Ltd | 半導体装置 |
| JPS60247959A (ja) * | 1984-05-23 | 1985-12-07 | Oki Electric Ind Co Ltd | ラツチアツプ防止回路 |
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