JP2780896B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP2780896B2 JP2780896B2 JP4225767A JP22576792A JP2780896B2 JP 2780896 B2 JP2780896 B2 JP 2780896B2 JP 4225767 A JP4225767 A JP 4225767A JP 22576792 A JP22576792 A JP 22576792A JP 2780896 B2 JP2780896 B2 JP 2780896B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関する。特に、マスタースライス方式によって製
造されるゲートアレイ型半導体集積回路の製造方法に関
する。
方法に関する。特に、マスタースライス方式によって製
造されるゲートアレイ型半導体集積回路の製造方法に関
する。
【０００２】
【従来の技術】近年、開発期間が短い、開発費用が安価
である等の理由で少量多品種生産に適しているゲートア
レイ型半導体集積回路の開発が盛んとなっている。
である等の理由で少量多品種生産に適しているゲートア
レイ型半導体集積回路の開発が盛んとなっている。
【０００３】ゲートアレイ型半導体集積回路（以下、し
ばしば単にゲートアレイとも呼ぶ）においては、論理ス
イッチングノイズを低減するために一般に電源線Ｖｃｃ
と、接地線ＧＮＤとの間にバイパスコンデンサを設ける
ことが行われている。例えば、ＣＭＯＳゲートアレイに
おいて、このようなバイパスコンデンサを、Ｐチャネル
とＮチャネルのＭＯＳトランジスタを利用して構成した
例が特開平２−２４１０６１号公報（以下、文献１と呼
ぶ）に記載されている。
ばしば単にゲートアレイとも呼ぶ）においては、論理ス
イッチングノイズを低減するために一般に電源線Ｖｃｃ
と、接地線ＧＮＤとの間にバイパスコンデンサを設ける
ことが行われている。例えば、ＣＭＯＳゲートアレイに
おいて、このようなバイパスコンデンサを、Ｐチャネル
とＮチャネルのＭＯＳトランジスタを利用して構成した
例が特開平２−２４１０６１号公報（以下、文献１と呼
ぶ）に記載されている。
【０００４】一般に、論理回路の構成によっては上記ゲ
ートアレイの全ての基本セルが使用されるとは限らな
い。そこで、この未使用の基本セルのトランジスタをバ
イパスコンデンサとして電源電位Ｖｃｃと接地電位ＧＮ
Ｄの間に接続すれば、半導体集積回路内の電源線に重畳
してくるノイズを吸収することが可能である。文献１に
記載されているバイパスコンデンサはこのような趣旨に
基づき構成されたものである。
ートアレイの全ての基本セルが使用されるとは限らな
い。そこで、この未使用の基本セルのトランジスタをバ
イパスコンデンサとして電源電位Ｖｃｃと接地電位ＧＮ
Ｄの間に接続すれば、半導体集積回路内の電源線に重畳
してくるノイズを吸収することが可能である。文献１に
記載されているバイパスコンデンサはこのような趣旨に
基づき構成されたものである。
【０００５】図１５に、この文献１に記載されているＣ
ＭＯＳゲートアレイの基本セルが示されている。図１５
（ａ）はそのパターン図であり、図１５（ｂ）はその等
価回路図である。この基本セルは、同一基板上に形成さ
れた２個のＰＭＯＳトランジスタ１０、１２と、２個の
ＮＭＯＳトランジスタ１４、１６とから構成されてい
る。
ＭＯＳゲートアレイの基本セルが示されている。図１５
（ａ）はそのパターン図であり、図１５（ｂ）はその等
価回路図である。この基本セルは、同一基板上に形成さ
れた２個のＰＭＯＳトランジスタ１０、１２と、２個の
ＮＭＯＳトランジスタ１４、１６とから構成されてい
る。
【０００６】ＰＭＯＳ型トランジスタ１０は、Ｐ+ 拡散
領域のソース１８ａとドレイン１８ｂとを有している。
また、ＰＭＯＳ型トランジスタ１２は、Ｐ+ 拡散領域の
ソース１８ｂとドレイン１８ｃとを有している。すなわ
ち、ＰＭＯＳ型トランジスタ１０のドレイン１８ｂは、
ＰＭＯＳ型トランジスタ１２のソース１８ｂでもあり、
二つのＰＭＯＳ型トランジスタ１０、１２は直列に接続
されている。また、ＰＭＯＳ型トランジスタ１０はゲー
ト２０ａを有し、ＰＭＯＳ型トランジスタ１２はゲート
２０ｂを有している。
領域のソース１８ａとドレイン１８ｂとを有している。
また、ＰＭＯＳ型トランジスタ１２は、Ｐ+ 拡散領域の
ソース１８ｂとドレイン１８ｃとを有している。すなわ
ち、ＰＭＯＳ型トランジスタ１０のドレイン１８ｂは、
ＰＭＯＳ型トランジスタ１２のソース１８ｂでもあり、
二つのＰＭＯＳ型トランジスタ１０、１２は直列に接続
されている。また、ＰＭＯＳ型トランジスタ１０はゲー
ト２０ａを有し、ＰＭＯＳ型トランジスタ１２はゲート
２０ｂを有している。
【０００７】ＮＭＯＳ型トランジスタ１４は、Ｎ+ 拡散
領域のソース２４ａとドレイン２４ｂとを有している。
また、ＮＭＯＳ型トランジスタ１６は、Ｎ+ 拡散領域の
ソース２４ｂとドレイン２４ｃとを有している。すなわ
ち、ＮＭＯＳ型トランジスタ１４のドレイン２４ｂは、
ＮＭＯＳ型トランジスタ１６のソース２４ｂでもあり、
二つのＰＭＯＳ型トランジスタ１４、１６は直列に接続
されている。また、ＮＭＯＳ型トランジスタ１４はゲー
ト２６ａを有し、ＰＭＯＳ型トランジスタ１２はゲート
２６ｂを有している。
領域のソース２４ａとドレイン２４ｂとを有している。
また、ＮＭＯＳ型トランジスタ１６は、Ｎ+ 拡散領域の
ソース２４ｂとドレイン２４ｃとを有している。すなわ
ち、ＮＭＯＳ型トランジスタ１４のドレイン２４ｂは、
ＮＭＯＳ型トランジスタ１６のソース２４ｂでもあり、
二つのＰＭＯＳ型トランジスタ１４、１６は直列に接続
されている。また、ＮＭＯＳ型トランジスタ１４はゲー
ト２６ａを有し、ＰＭＯＳ型トランジスタ１２はゲート
２６ｂを有している。
【０００８】すなわち、このように型の異なるトランジ
スタが２個ずつ直列に接続されているので、その等価回
路は図１５（ｂ）に示されているようになる。
スタが２個ずつ直列に接続されているので、その等価回
路は図１５（ｂ）に示されているようになる。
【０００９】文献１に記載されているバイパスコンデン
サはこのような基本セルを用いて、配線を工夫すること
によって構成されている。
サはこのような基本セルを用いて、配線を工夫すること
によって構成されている。
【００１０】図１６に、上記基本セル上に配線を施して
バイパスコンデンサが構成されている様子が示されてい
る。図１６（ａ）はその配線パターン図であり、図１６
（ｂ）はその等価回路図である。図１６（ａ）には、配
線パターンがハッチングで示されている。
バイパスコンデンサが構成されている様子が示されてい
る。図１６（ａ）はその配線パターン図であり、図１６
（ｂ）はその等価回路図である。図１６（ａ）には、配
線パターンがハッチングで示されている。
【００１１】図１６（ａ）に示されているように、電源
電位Ｖｃｃからの配線は、ＰＭＯＳ型トランジスタ１
０、１２のソース及びドレイン１８ａ、１８ｂ、１８ｃ
に接続されると共に、ＮＭＯＳ型トランジスタ１４、１
６のゲート２６ａ、２６ｂに接続されている。また、接
地電位ＧＮＤからの配線は、ＮＭＯＳ型トランジスタ１
４、１６のソース及びドレイン２４ａ、２４ｂ、２４ｃ
に接続されると共に、ＰＭＯＳ型トランジスタ１０、１
２のゲート２０ａ、２０ｂに接続されている。
電位Ｖｃｃからの配線は、ＰＭＯＳ型トランジスタ１
０、１２のソース及びドレイン１８ａ、１８ｂ、１８ｃ
に接続されると共に、ＮＭＯＳ型トランジスタ１４、１
６のゲート２６ａ、２６ｂに接続されている。また、接
地電位ＧＮＤからの配線は、ＮＭＯＳ型トランジスタ１
４、１６のソース及びドレイン２４ａ、２４ｂ、２４ｃ
に接続されると共に、ＰＭＯＳ型トランジスタ１０、１
２のゲート２０ａ、２０ｂに接続されている。
【００１２】このような配線の結果、基本セルの等価回
路は、図１６（ｂ）に示されているようになる。する
と、ゲート２０ａ、２０ｂが接地電位ＧＮＤに接続され
ているため、二つのＰＭＯＳ型トランジスタ１０、１２
は、ＯＮ状態である。すなわち、ソース１８ａとドレイ
ン１８ｂ（及びソース１８ｂとドレイン１８ｃ）との間
に反転層が生じ、ソース１８ａとドレイン１８ｂ（及び
ソース１８ｂとドレイン１８ｃ）とは導通状態になる。
その結果、薄いゲート酸化膜を挟んで、各ゲート２０
ａ、２０ｂと、前記各反転層との間に大きなＭＯＳ容量
が得られる。
路は、図１６（ｂ）に示されているようになる。する
と、ゲート２０ａ、２０ｂが接地電位ＧＮＤに接続され
ているため、二つのＰＭＯＳ型トランジスタ１０、１２
は、ＯＮ状態である。すなわち、ソース１８ａとドレイ
ン１８ｂ（及びソース１８ｂとドレイン１８ｃ）との間
に反転層が生じ、ソース１８ａとドレイン１８ｂ（及び
ソース１８ｂとドレイン１８ｃ）とは導通状態になる。
その結果、薄いゲート酸化膜を挟んで、各ゲート２０
ａ、２０ｂと、前記各反転層との間に大きなＭＯＳ容量
が得られる。
【００１３】ＮＭＯＳ型トランジスタ側においても、ゲ
ート２６ａ、２６ｂが電源電位Ｖｃｃに接続されている
ため、二つのＮＭＯＳ型トランジスタ１４、１６は、Ｏ
Ｎ状態である。すなわち、ソース２４ａとドレイン２４
ｂ（及びソース２４ｂとドレイン２４ｃ）との間に反転
層が生じ、上述したＰＭＯＳ側と同様にして大きなＭＯ
Ｓ容量が各ゲート２６ａ、２８ｂと反転層との間に得ら
れる。
ート２６ａ、２６ｂが電源電位Ｖｃｃに接続されている
ため、二つのＮＭＯＳ型トランジスタ１４、１６は、Ｏ
Ｎ状態である。すなわち、ソース２４ａとドレイン２４
ｂ（及びソース２４ｂとドレイン２４ｃ）との間に反転
層が生じ、上述したＰＭＯＳ側と同様にして大きなＭＯ
Ｓ容量が各ゲート２６ａ、２８ｂと反転層との間に得ら
れる。
【００１４】文献１に記載されているバイパスコンデン
サの構成方法は、以上のように一層の配線を用いてバイ
パスコンデンサを構成する方法である。
サの構成方法は、以上のように一層の配線を用いてバイ
パスコンデンサを構成する方法である。
【００１５】
【発明が解決しようとする課題】上記文献１に記載され
ているバイパスコンデンサは大きな容量を実現できる
が、配線層を一層使用して、ゲートによって分割されて
いる各Ｐ+ 層を電源電位Ｖｃｃに接続しなければならな
い。同様に、各Ｎ+ 層を接地電位ＧＮＤに接続しなけれ
ばならない、また、各ゲートも電源電位Ｖｃｃか接地電
位ＧＮＤに接続しなければならなかった。
ているバイパスコンデンサは大きな容量を実現できる
が、配線層を一層使用して、ゲートによって分割されて
いる各Ｐ+ 層を電源電位Ｖｃｃに接続しなければならな
い。同様に、各Ｎ+ 層を接地電位ＧＮＤに接続しなけれ
ばならない、また、各ゲートも電源電位Ｖｃｃか接地電
位ＧＮＤに接続しなければならなかった。
【００１６】本来、ゲートアレイにおいては、未使用の
基本セルの上面は配線領域として使用可能であったが、
上述したように文献１によるバイパスコンデンサを構成
した場合には、その基本セルの上部には配線をすること
はできない。もし、多層の配線がなされるゲートアレイ
であるならば、これは大きな問題ではない。しかし、多
層の配線を行うには、その分マスクの枚数が増えてしま
うし、処理工程もそれに比例して多くなってしまう。そ
のため、ゲートアレイにおいては２層による配線が通常
行われているが、この２層配線がなされているゲートア
レイにおいて、上記文献１のようなバイパスコンデンサ
の構成方法を採用することはその基本セルの部分の配線
の自由度を大きく制限してしまう。そのため、配線に使
用されない未使用の基本セルの中で実際にバイパスコン
デンサとして使用できるのは、使用されているセル群か
ら遠く離間した場所の基本セルであることが多い。
基本セルの上面は配線領域として使用可能であったが、
上述したように文献１によるバイパスコンデンサを構成
した場合には、その基本セルの上部には配線をすること
はできない。もし、多層の配線がなされるゲートアレイ
であるならば、これは大きな問題ではない。しかし、多
層の配線を行うには、その分マスクの枚数が増えてしま
うし、処理工程もそれに比例して多くなってしまう。そ
のため、ゲートアレイにおいては２層による配線が通常
行われているが、この２層配線がなされているゲートア
レイにおいて、上記文献１のようなバイパスコンデンサ
の構成方法を採用することはその基本セルの部分の配線
の自由度を大きく制限してしまう。そのため、配線に使
用されない未使用の基本セルの中で実際にバイパスコン
デンサとして使用できるのは、使用されているセル群か
ら遠く離間した場所の基本セルであることが多い。
【００１７】したがって、上記文献１によるバイパスコ
ンデンサは、実際の回路から遠く離間した場所にしか設
けることができない。ところが、ノイズを除去するため
にはバイパスコンデンサはなるべくその発生源である回
路の側に設けることが望ましい。そのため、上記従来の
方法によるバイパスコンデンサでは十分にノイズを抑制
することができなかった。
ンデンサは、実際の回路から遠く離間した場所にしか設
けることができない。ところが、ノイズを除去するため
にはバイパスコンデンサはなるべくその発生源である回
路の側に設けることが望ましい。そのため、上記従来の
方法によるバイパスコンデンサでは十分にノイズを抑制
することができなかった。
【００１８】本発明は上記課題を解決するためになされ
たものであり、その目的は、２層の配線層を有するゲー
トアレイ型の半導体集積回路の製造方法であって、任意
の場所の未使用の基本セルに対して、ＭＯＳキャパシタ
を構成することが可能な製造方法を得ることである。
たものであり、その目的は、２層の配線層を有するゲー
トアレイ型の半導体集積回路の製造方法であって、任意
の場所の未使用の基本セルに対して、ＭＯＳキャパシタ
を構成することが可能な製造方法を得ることである。
【００１９】
【課題を解決するための手段】本発明は上記課題を解決
するために、不純物を半導体ウェハに拡散し、複数のＰ
型半導体と複数のＮ型半導体とを形成する拡散工程と、
トランジスタのゲート電極と導電チャネルとを絶縁する
ゲート酸化膜の形成工程と、前記ゲート電極を前記ゲー
ト酸化膜上に形成する形成工程と、の処理が行われ、Ｐ
型とＮ型のトランジスタを含むＣＭＯＳ型の基本セルが
複数個形成されたマスタースライスに対し、回路設計デ
ータにしたがって、２層の配線層による配線を行うこと
によりゲートアレイ型半導体集積回路を製造するマスタ
ースライス方式製造方法において、回路の構成に使用さ
れない未使用の前記基本セルの領域である未使用領域に
対し、前記未使用領域上の前記ゲート電極と前記ゲート
酸化膜とを削除する削除工程と、ＭＯＳキャパシタ用絶
縁膜を、前記未使用領域に形成する絶縁膜形成工程と、
ポリシリコン膜を、前記未使用領域において、前記ＭＯ
Ｓキャパシタ用絶縁膜の上に形成するポリシリコン膜形
成工程と、前記ポリシリコン膜形成工程にて形成された
ポリシリコン膜を、Ｐ型半導体上のＰ側ポリシリコン膜
と、Ｎ型半導体上のＮ側ポリシリコン膜との二つの部分
に分割するエッチング分割工程と、回路設計データにし
たがって、配線を行う配線工程と、を含み、前記配線工
程は、前記Ｐ側ポリシリコン膜と接地電位とを接続し、
前記Ｎ側ポリシリコン膜と電源電位とを接続するポリシ
リコン接続工程と、前記Ｐ側ポリシリコン膜の下部に位
置するＰ型半導体の一部と電源電位とを接続し、前記Ｎ
側ポリシリコン膜の下部に位置するＮ型半導体の一部と
接地電位とをそれぞれ接続する半導体接続工程と、を含
むことを特徴とする半導体集積回路の製造方法である。
するために、不純物を半導体ウェハに拡散し、複数のＰ
型半導体と複数のＮ型半導体とを形成する拡散工程と、
トランジスタのゲート電極と導電チャネルとを絶縁する
ゲート酸化膜の形成工程と、前記ゲート電極を前記ゲー
ト酸化膜上に形成する形成工程と、の処理が行われ、Ｐ
型とＮ型のトランジスタを含むＣＭＯＳ型の基本セルが
複数個形成されたマスタースライスに対し、回路設計デ
ータにしたがって、２層の配線層による配線を行うこと
によりゲートアレイ型半導体集積回路を製造するマスタ
ースライス方式製造方法において、回路の構成に使用さ
れない未使用の前記基本セルの領域である未使用領域に
対し、前記未使用領域上の前記ゲート電極と前記ゲート
酸化膜とを削除する削除工程と、ＭＯＳキャパシタ用絶
縁膜を、前記未使用領域に形成する絶縁膜形成工程と、
ポリシリコン膜を、前記未使用領域において、前記ＭＯ
Ｓキャパシタ用絶縁膜の上に形成するポリシリコン膜形
成工程と、前記ポリシリコン膜形成工程にて形成された
ポリシリコン膜を、Ｐ型半導体上のＰ側ポリシリコン膜
と、Ｎ型半導体上のＮ側ポリシリコン膜との二つの部分
に分割するエッチング分割工程と、回路設計データにし
たがって、配線を行う配線工程と、を含み、前記配線工
程は、前記Ｐ側ポリシリコン膜と接地電位とを接続し、
前記Ｎ側ポリシリコン膜と電源電位とを接続するポリシ
リコン接続工程と、前記Ｐ側ポリシリコン膜の下部に位
置するＰ型半導体の一部と電源電位とを接続し、前記Ｎ
側ポリシリコン膜の下部に位置するＮ型半導体の一部と
接地電位とをそれぞれ接続する半導体接続工程と、を含
むことを特徴とする半導体集積回路の製造方法である。
【００２０】
【作用】本発明における削除工程はマスタースライス上
のゲート電極と、ゲート酸化膜とを散り除く。そして、
絶縁膜形成工程において、未使用の基本セルの領域に対
し、ＭＯＳキャパシタ用絶縁膜が形成され、ポリシリコ
ン膜形成工程において、その上にポリシリコン膜が形成
される。
のゲート電極と、ゲート酸化膜とを散り除く。そして、
絶縁膜形成工程において、未使用の基本セルの領域に対
し、ＭＯＳキャパシタ用絶縁膜が形成され、ポリシリコ
ン膜形成工程において、その上にポリシリコン膜が形成
される。
【００２１】したがって、Ｐ側においてＭＯＳキャパシ
タ用絶縁膜の上に設けられているＰ側ポリシリコン膜
は、接地電位に接続されているので、Ｐ側ポリシリコン
膜の下部には反転層が生じる。そのため、Ｐ側ポリシリ
コン膜の下部の複数のＰ型半導体は全て導通状態とな
る。その結果、したがって、Ｐ側ポリシリコン膜と、そ
の下部の複数のＰ型半導体及び反転層との間に静電容量
が形成される。
タ用絶縁膜の上に設けられているＰ側ポリシリコン膜
は、接地電位に接続されているので、Ｐ側ポリシリコン
膜の下部には反転層が生じる。そのため、Ｐ側ポリシリ
コン膜の下部の複数のＰ型半導体は全て導通状態とな
る。その結果、したがって、Ｐ側ポリシリコン膜と、そ
の下部の複数のＰ型半導体及び反転層との間に静電容量
が形成される。
【００２２】Ｎ側においてもＰ側と同様にして、複数の
Ｎ型半導体の間には反転層が生じることによって、全て
の複数のＮ型半導体は導通状態となる。そのため、Ｎ側
ポリシリコン膜と、その下部の複数のＮ型半導体及び反
転層との間に静電容量が形成される。
Ｎ型半導体の間には反転層が生じることによって、全て
の複数のＮ型半導体は導通状態となる。そのため、Ｎ側
ポリシリコン膜と、その下部の複数のＮ型半導体及び反
転層との間に静電容量が形成される。
【００２３】
【実施例】以下、この発明の好適な一実施例を図に基づ
いて説明する。
いて説明する。
【００２４】図１は本実施例の半導体集積回路の製造方
法の全体フローチャートである。本実施例は、いわゆる
マスタースライス方式によるゲートアレイの製造方法で
ある。本実施例において従来と比べて新規なステップ
は、ステップ１−２であり、このステップにおいては、
回路設計データによって、あらかじめ使用されないこと
が決定している基本セルに対して、バイパスコンデンサ
として使用するための所定の処理が施される。
法の全体フローチャートである。本実施例は、いわゆる
マスタースライス方式によるゲートアレイの製造方法で
ある。本実施例において従来と比べて新規なステップ
は、ステップ１−２であり、このステップにおいては、
回路設計データによって、あらかじめ使用されないこと
が決定している基本セルに対して、バイパスコンデンサ
として使用するための所定の処理が施される。
【００２５】図１において、まず、ステップ１−１にお
いて、マスタースライスが作成される。マスタースライ
スは拡散工程、ゲート酸化膜の形成工程、及びゲート電
極の形成工程等によって、複数の基本セルが基板上に形
成されている。さらに、通常はその上に絶縁膜が形成さ
れている。この絶縁膜は、ＳＯＧ（Ｓｐｉｎ ＯｎＧｒ
ａｓｓ）等が用いられる。従来は、このマスタースライ
スに対して、回路設計データにしたがってコンタクトホ
ールやアルミニウム配線を施すことによって半導体集積
回路が製造されていた。
いて、マスタースライスが作成される。マスタースライ
スは拡散工程、ゲート酸化膜の形成工程、及びゲート電
極の形成工程等によって、複数の基本セルが基板上に形
成されている。さらに、通常はその上に絶縁膜が形成さ
れている。この絶縁膜は、ＳＯＧ（Ｓｐｉｎ ＯｎＧｒ
ａｓｓ）等が用いられる。従来は、このマスタースライ
スに対して、回路設計データにしたがってコンタクトホ
ールやアルミニウム配線を施すことによって半導体集積
回路が製造されていた。
【００２６】ステップ１−２においては、回路設計デー
タにしたがって未使用の基本セルをバイパスコンデンサ
とする処理が行われる。本実施例において新規なステッ
プは本ステップ１−２であり、このステップ１−２を除
けば図１に示されているフローチャートは従来と同一の
製造方法である。なお、本ステップは、後述するように
ゲート電極及びゲート酸化膜を削除する削除工程と、Ｍ
ＯＳキャパシタ用絶縁膜を形成する絶縁膜形成工程と、
ＭＯＳキャパシタの一方の電極となるポリシリコン膜を
形成するポリシリコン膜形成工程と、このポリシリコン
膜を二つの部分に分割するエッチング分割工程とから構
成される。本ステップの詳細な説明は、図３に示されて
いるフローチャートを用いて後述する。
タにしたがって未使用の基本セルをバイパスコンデンサ
とする処理が行われる。本実施例において新規なステッ
プは本ステップ１−２であり、このステップ１−２を除
けば図１に示されているフローチャートは従来と同一の
製造方法である。なお、本ステップは、後述するように
ゲート電極及びゲート酸化膜を削除する削除工程と、Ｍ
ＯＳキャパシタ用絶縁膜を形成する絶縁膜形成工程と、
ＭＯＳキャパシタの一方の電極となるポリシリコン膜を
形成するポリシリコン膜形成工程と、このポリシリコン
膜を二つの部分に分割するエッチング分割工程とから構
成される。本ステップの詳細な説明は、図３に示されて
いるフローチャートを用いて後述する。
【００２７】ステップ１−３から、ステップ１−９まで
は、従来のゲートアレイの製造工程と同一である。ステ
ップ１−３においては、回路設計データにしたがって、
マスタースライス上の絶縁膜に第一層のアルミニウム配
線のためにコンタクトホールが開けられる。
は、従来のゲートアレイの製造工程と同一である。ステ
ップ１−３においては、回路設計データにしたがって、
マスタースライス上の絶縁膜に第一層のアルミニウム配
線のためにコンタクトホールが開けられる。
【００２８】ステップ１−４においては、このコンタク
トホールを通じて第一層のアルミニウム配線が行われ
る。
トホールを通じて第一層のアルミニウム配線が行われ
る。
【００２９】ステップ１−５においては、第一層及び第
二層のアルミニウム配線の層の絶縁を行うための絶縁層
が形成される。
二層のアルミニウム配線の層の絶縁を行うための絶縁層
が形成される。
【００３０】ステップ１−６においては、上記絶縁層に
対して第二層のアルミニウム配線のためにコンタクトホ
ールが開けられる。
対して第二層のアルミニウム配線のためにコンタクトホ
ールが開けられる。
【００３１】ステップ１−７においては、このコンタク
トホールを通じて第二層のアルミニウム配線が行われ
る。
トホールを通じて第二層のアルミニウム配線が行われ
る。
【００３２】ステップ１−８においては、保護のための
パッシベーション膜が設けられる。最後にステップ１−
９においては、外部に配線を引き出すために、上記パッ
シベーション膜に対し、穴が開けられる。この穴を通じ
てワイアーボンディングが行われるので、この穴は半導
体集積回路の中のボンディングパッドに対し、ワイアー
ボンディングが可能な程度の大きさで開けられる。
パッシベーション膜が設けられる。最後にステップ１−
９においては、外部に配線を引き出すために、上記パッ
シベーション膜に対し、穴が開けられる。この穴を通じ
てワイアーボンディングが行われるので、この穴は半導
体集積回路の中のボンディングパッドに対し、ワイアー
ボンディングが可能な程度の大きさで開けられる。
【００３３】以上のようにして、本実施例の半導体集積
回路が製造される。図２に本実施例におけるゲートアレ
イ型半導体集積回路の基本セルの平面図が示されてい
る。図２に示されているように、本実施例における半導
体集積回路は、ＣＭＯＳ型のゲートアレイであり、ＰＭ
ＯＳ側及びＮＭＯＳ側において、それぞれ５個の拡散層
が設けられている。これらの拡散層は、ＰＭＯＳ側はＰ
+ 拡散層５０であり、ＮＭＯＳ側はＮ+ 拡散層５２であ
る。また、各拡散層の間のチャネルとなる部分の上面に
は、不図示のゲート酸化膜上部に、ＰＭＯＳ側はポリシ
リコンゲート電極５４、ＮＭＯＳ側はポリシリコンゲー
ト電極５６がそれぞれ４個設けられている。図２の基本
セルは未使用であるので、信号のための配線は設けられ
ておらず、図１の１−７工程により作成される。つまり
横方向に一律に設けられている電源線のみが図２に示さ
れている。このうち、ＰＭＯＳ側を通過しているのは電
源電位Ｖｃｃであり、ＮＭＯＳ側を通過しているのは接
地電位ＧＮＤである。なお、これら電源線の下には、図
では見えないが絶縁膜が設けられており、ポリシリコン
ゲート電極５４、５６等と電源線は絶縁されている。
回路が製造される。図２に本実施例におけるゲートアレ
イ型半導体集積回路の基本セルの平面図が示されてい
る。図２に示されているように、本実施例における半導
体集積回路は、ＣＭＯＳ型のゲートアレイであり、ＰＭ
ＯＳ側及びＮＭＯＳ側において、それぞれ５個の拡散層
が設けられている。これらの拡散層は、ＰＭＯＳ側はＰ
+ 拡散層５０であり、ＮＭＯＳ側はＮ+ 拡散層５２であ
る。また、各拡散層の間のチャネルとなる部分の上面に
は、不図示のゲート酸化膜上部に、ＰＭＯＳ側はポリシ
リコンゲート電極５４、ＮＭＯＳ側はポリシリコンゲー
ト電極５６がそれぞれ４個設けられている。図２の基本
セルは未使用であるので、信号のための配線は設けられ
ておらず、図１の１−７工程により作成される。つまり
横方向に一律に設けられている電源線のみが図２に示さ
れている。このうち、ＰＭＯＳ側を通過しているのは電
源電位Ｖｃｃであり、ＮＭＯＳ側を通過しているのは接
地電位ＧＮＤである。なお、これら電源線の下には、図
では見えないが絶縁膜が設けられており、ポリシリコン
ゲート電極５４、５６等と電源線は絶縁されている。
【００３４】図３に本実施例において特徴的なステップ
である上記ステップ１−２の詳細な処理を表すフローチ
ャートが示されている。
である上記ステップ１−２の詳細な処理を表すフローチ
ャートが示されている。
【００３５】まず、図３中のステップ３−１において
は、未使用の基本セルに対し、その未使用セルの領域の
絶縁膜、ポリシリコンゲート電極５４、５６、及びゲー
ト酸化膜が取り除かれる。この処理によって、未使用の
基本セルの領域においては、基板上に拡散領域が露出す
る。すなわち、本ステップ３−１は請求項における削除
工程である。本ステップの処理の詳細な説明は、図４を
用いて後述する。
は、未使用の基本セルに対し、その未使用セルの領域の
絶縁膜、ポリシリコンゲート電極５４、５６、及びゲー
ト酸化膜が取り除かれる。この処理によって、未使用の
基本セルの領域においては、基板上に拡散領域が露出す
る。すなわち、本ステップ３−１は請求項における削除
工程である。本ステップの処理の詳細な説明は、図４を
用いて後述する。
【００３６】次に、ステップ３−２において、ＭＯＳキ
ャパシタを構成する酸化膜が形成される。すなわち、本
ステップ３−２は請求項における絶縁膜形成工程であ
る。この酸化膜の形成の詳細な説明は、図５を用いて後
述する。
ャパシタを構成する酸化膜が形成される。すなわち、本
ステップ３−２は請求項における絶縁膜形成工程であ
る。この酸化膜の形成の詳細な説明は、図５を用いて後
述する。
【００３７】ステップ３−３において、上記酸化膜の上
にポリシリコンが蒸着される。このポリシリコンは、Ｍ
ＯＳキャパシタの一方の電極である。すなわち、本ステ
ップ３−３は請求項におけるポリシリコン膜形成工程で
ある。
にポリシリコンが蒸着される。このポリシリコンは、Ｍ
ＯＳキャパシタの一方の電極である。すなわち、本ステ
ップ３−３は請求項におけるポリシリコン膜形成工程で
ある。
【００３８】ステップ３−４においては、上記ポリシリ
コンにＰ+ がドーピングされる。上述したように、この
ポリシリコンは、ＭＯＳキャパシタの一方の電極となる
ため、なるべく低抵抗であることが望ましい。そのた
め、Ｐ+ をドーピングして、このポリシリコンの低抵抗
化を図っている。なお、この電極は、ポリシリコン型の
Ａｌｌｏｙでもよく、また、Ｗ膜等でも好適である。要
するに低抵抗のものであればなんでもよい。
コンにＰ+ がドーピングされる。上述したように、この
ポリシリコンは、ＭＯＳキャパシタの一方の電極となる
ため、なるべく低抵抗であることが望ましい。そのた
め、Ｐ+ をドーピングして、このポリシリコンの低抵抗
化を図っている。なお、この電極は、ポリシリコン型の
Ａｌｌｏｙでもよく、また、Ｗ膜等でも好適である。要
するに低抵抗のものであればなんでもよい。
【００３９】ステップ３−５においては、上記ポリシリ
コンの分割が行われる。このポリシリコンの分割は、Ｐ
ＭＯＳ側とＮＭＯＳ側とに分割することにより行われ
る。すなわち、本実施例においては、ＭＯＳキャパシタ
は、ＰＭＯＳ側のＭＯＳキャパシタと、ＮＭＯＳ側のＭ
ＯＳキャパシタの２種類が構成される。本ステップ３−
５は請求項におけるエッチング分割工程である。この２
種類のＭＯＳキャパシタによって、バイパスコンデンサ
が構成されている。
コンの分割が行われる。このポリシリコンの分割は、Ｐ
ＭＯＳ側とＮＭＯＳ側とに分割することにより行われ
る。すなわち、本実施例においては、ＭＯＳキャパシタ
は、ＰＭＯＳ側のＭＯＳキャパシタと、ＮＭＯＳ側のＭ
ＯＳキャパシタの２種類が構成される。本ステップ３−
５は請求項におけるエッチング分割工程である。この２
種類のＭＯＳキャパシタによって、バイパスコンデンサ
が構成されている。
【００４０】ステップ３−６においては、上述したよう
にして構成されたポリシリコン膜の酸化と、その上の絶
縁膜の形成が行われる。
にして構成されたポリシリコン膜の酸化と、その上の絶
縁膜の形成が行われる。
【００４１】以上のように、未使用の基本セルに対し
て、本実施例において規新な処理が行われる。この処理
が終了した後は、図１のステップ１−３に移行し、以
後、従来と同様にコンタクトホールの形成、アルミニウ
ム配線層の作成が行われ、半導体集積回路が製造され
る。
て、本実施例において規新な処理が行われる。この処理
が終了した後は、図１のステップ１−３に移行し、以
後、従来と同様にコンタクトホールの形成、アルミニウ
ム配線層の作成が行われ、半導体集積回路が製造され
る。
【００４２】以下、図３の各ステップの動作の詳細な説
明を図面に基づいて行う。
明を図面に基づいて行う。
【００４３】上述したステップ３−１の処理の様子を表
した断面図が図４に示されている。図４（ａ）には、ス
テップ３−１の処理が施される前のマスタースライスの
断面図が示されており、図４（ｃ）には、本ステップ３
−１にて、上記の部分が取り除かれた状態の断面図が示
されている。また、図４（ｂ）には、エッチングのた
め、レジストが塗布された状態の断面図が示されてい
る。
した断面図が図４に示されている。図４（ａ）には、ス
テップ３−１の処理が施される前のマスタースライスの
断面図が示されており、図４（ｃ）には、本ステップ３
−１にて、上記の部分が取り除かれた状態の断面図が示
されている。また、図４（ｂ）には、エッチングのた
め、レジストが塗布された状態の断面図が示されてい
る。
【００４４】図４（ａ）に示されている断面図は、図２
のIV−IV線に沿ったＮＭＯＳ側の断面図である。ＰＭＯ
Ｓ側の処理も基本的にＮＭＯＳ側と同一であり、本文で
はＮＭＯＳ側について説明する。
のIV−IV線に沿ったＮＭＯＳ側の断面図である。ＰＭＯ
Ｓ側の処理も基本的にＮＭＯＳ側と同一であり、本文で
はＮＭＯＳ側について説明する。
【００４５】本実施例におけるマスタースライスは、図
４（ａ）に示されているように、基板７０にＮ+ 拡散層
５２が設けられており、Ｎ+ 拡散層５２の間には、ゲー
ト酸化膜７２を介してポリシリコンゲート電極５６が４
個設けられている。また、この基本セルはＬＯＣＯＳ７
６によって他のセルと分離されている。さらに、これら
ポリシリコンゲート電極５６やＬＯＣＯＳ７６等を覆っ
て熱酸化膜７８が形成されており、最後に、マスタース
ライス全体に絶縁膜８０が塗布されている。この絶縁膜
８０は例えば、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｒａｓｓ）
等が用いられる。
４（ａ）に示されているように、基板７０にＮ+ 拡散層
５２が設けられており、Ｎ+ 拡散層５２の間には、ゲー
ト酸化膜７２を介してポリシリコンゲート電極５６が４
個設けられている。また、この基本セルはＬＯＣＯＳ７
６によって他のセルと分離されている。さらに、これら
ポリシリコンゲート電極５６やＬＯＣＯＳ７６等を覆っ
て熱酸化膜７８が形成されており、最後に、マスタース
ライス全体に絶縁膜８０が塗布されている。この絶縁膜
８０は例えば、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｒａｓｓ）
等が用いられる。
【００４６】さて、図４（ａ）で示される未使用の基本
セルに対して、レジストの塗布工程、露光工程、レジス
ト洗浄工程を施すことにより、マスタースライスは図４
（ｂ）に示されているように、エッチングの対象となる
部分以外にレジスト８２が塗布された状態になる。次
に、エッチングをして、高温の超純水で洗浄した後の状
態が図４（ｃ）に示されている。図４（ｃ）に示されて
いるように、未使用の基本セルのポリシリコンゲート電
極５６及びゲート酸化膜７２が取り除かれる。図におい
てはＮＭＯＳ側だけが示されているが、ＰＭＯＳ側でも
同様にポリシリコンゲート電極５４、及びＰＭＯＳ側の
ゲート酸化膜７２が取り除かれる。以上の処理の様子を
表す平面図が図５と図６に示されている。図５に示され
ている平面図は、図４（ａ）に対応する平面図であり、
エッチング前の状態を表す。なお、図５には絶縁膜８０
及び酸化膜７８は描かれておらず、ポリシリコンゲート
電極５４、５６、及びＰ+ 拡散層５０、Ｎ+ 拡散層５２
が表れている。また、図６に示されている平面図は図４
（ｃ）に対応する平面図であり、エッチング後の状態を
表す。
セルに対して、レジストの塗布工程、露光工程、レジス
ト洗浄工程を施すことにより、マスタースライスは図４
（ｂ）に示されているように、エッチングの対象となる
部分以外にレジスト８２が塗布された状態になる。次
に、エッチングをして、高温の超純水で洗浄した後の状
態が図４（ｃ）に示されている。図４（ｃ）に示されて
いるように、未使用の基本セルのポリシリコンゲート電
極５６及びゲート酸化膜７２が取り除かれる。図におい
てはＮＭＯＳ側だけが示されているが、ＰＭＯＳ側でも
同様にポリシリコンゲート電極５４、及びＰＭＯＳ側の
ゲート酸化膜７２が取り除かれる。以上の処理の様子を
表す平面図が図５と図６に示されている。図５に示され
ている平面図は、図４（ａ）に対応する平面図であり、
エッチング前の状態を表す。なお、図５には絶縁膜８０
及び酸化膜７８は描かれておらず、ポリシリコンゲート
電極５４、５６、及びＰ+ 拡散層５０、Ｎ+ 拡散層５２
が表れている。また、図６に示されている平面図は図４
（ｃ）に対応する平面図であり、エッチング後の状態を
表す。
【００４７】上述したステップ３−２の処理の様子を表
した断面図が図７に示されている。図７に示されている
ように、ＭＯＳキャパシタを構成する容量用酸化膜８４
が未使用の基本セルの領域全体に対して形成される。
した断面図が図７に示されている。図７に示されている
ように、ＭＯＳキャパシタを構成する容量用酸化膜８４
が未使用の基本セルの領域全体に対して形成される。
【００４８】ステップ３−３の処理の様子を表した断面
図が図８に示されている。図８に示されているように、
ポリシリコン膜８６が上記容量用酸化膜８４の上に形成
される。このポリシリコン膜８６は、後述するように本
実施例のＭＯＳキャパシタの一方の電極を構成する。
図が図８に示されている。図８に示されているように、
ポリシリコン膜８６が上記容量用酸化膜８４の上に形成
される。このポリシリコン膜８６は、後述するように本
実施例のＭＯＳキャパシタの一方の電極を構成する。
【００４９】さらに、ステップ３−４にて、上記ポリシ
リコン膜８６はＰ+ （Ａｓ+ 等）がドーピングされ低抵
抗化が図られる。これによって高周波特性を改善し、高
周波ノイズを吸収する能力を向上させることができる。
リコン膜８６はＰ+ （Ａｓ+ 等）がドーピングされ低抵
抗化が図られる。これによって高周波特性を改善し、高
周波ノイズを吸収する能力を向上させることができる。
【００５０】ステップ３−５の処理の様子を表した断面
図が図９に示されている。図９に示されているように、
上記ポリシリコン膜８６は低抵抗化された後エッチング
されて２つのポリシリコン膜８６ａと８６ｂとに分割さ
れる。ポリシリコン膜８６ａはＰＭＯＳ側の電極を構成
し、ポリシリコン膜８６ｂはＮＭＯＳ側の電極を構成す
る。以下、ポリシリコン膜８６ａを、しばしばポリシリ
コン電極８６ａと呼び、ポリシリコン膜８６ｂを、しば
しばポリシリコン電極８６ｂと呼ぶ。図１０にこの様子
を示す平面図が示されている。図１０に示されているよ
うに、ＰＭＯＳ側の電極を構成するポリシリコン膜８６
ａは、その一部がＮＭＯＳ側にまで伸びており、一方、
ＮＭＯＳ側の電極を構成するポリシリコン膜８６ｂは、
その一部がＰＭＯＳ側にまで伸びている。これは、それ
ぞれポリシリコン膜８６ａは接地電位ＧＮＤと、ポリシ
リコン膜８６ｂは電源電位Ｖｃｃと接続されやすくする
ためである。この接続は後述するようにコンタクトホー
ルを通じて行われる。
図が図９に示されている。図９に示されているように、
上記ポリシリコン膜８６は低抵抗化された後エッチング
されて２つのポリシリコン膜８６ａと８６ｂとに分割さ
れる。ポリシリコン膜８６ａはＰＭＯＳ側の電極を構成
し、ポリシリコン膜８６ｂはＮＭＯＳ側の電極を構成す
る。以下、ポリシリコン膜８６ａを、しばしばポリシリ
コン電極８６ａと呼び、ポリシリコン膜８６ｂを、しば
しばポリシリコン電極８６ｂと呼ぶ。図１０にこの様子
を示す平面図が示されている。図１０に示されているよ
うに、ＰＭＯＳ側の電極を構成するポリシリコン膜８６
ａは、その一部がＮＭＯＳ側にまで伸びており、一方、
ＮＭＯＳ側の電極を構成するポリシリコン膜８６ｂは、
その一部がＰＭＯＳ側にまで伸びている。これは、それ
ぞれポリシリコン膜８６ａは接地電位ＧＮＤと、ポリシ
リコン膜８６ｂは電源電位Ｖｃｃと接続されやすくする
ためである。この接続は後述するようにコンタクトホー
ルを通じて行われる。
【００５１】ステップ３−６の処理の様子を表した断面
図が図１１に示されている。図１１に示されているよう
に、未使用の基本セルの領域全体に熱酸化膜８８が形成
される。さらに、熱酸化膜８８を覆って絶縁膜９０が形
成される。この絶縁膜９０は、ＰＳＧ膜（燐硅素ガラス
膜）が用いられる。ＰＳＧ膜としてはＳＯＧ（Ｓｐｉｎ
Ｏｎ Ｇｒａｓｓ）等が利用される。
図が図１１に示されている。図１１に示されているよう
に、未使用の基本セルの領域全体に熱酸化膜８８が形成
される。さらに、熱酸化膜８８を覆って絶縁膜９０が形
成される。この絶縁膜９０は、ＰＳＧ膜（燐硅素ガラス
膜）が用いられる。ＰＳＧ膜としてはＳＯＧ（Ｓｐｉｎ
Ｏｎ Ｇｒａｓｓ）等が利用される。
【００５２】以上述べたようにして、本実施例において
は、未使用セルの領域にＭＯＳキャパシタを構成した。
ＭＯＳキャパシタを構成した後は、前述したように従来
と同様の処理工程が施される。すなわち、コンタクトホ
ールが開けられ、第一層及び第二層のアルミニウム配線
が行われる。また、各アルミニウム配線の間には所定の
絶縁層が設けられる。
は、未使用セルの領域にＭＯＳキャパシタを構成した。
ＭＯＳキャパシタを構成した後は、前述したように従来
と同様の処理工程が施される。すなわち、コンタクトホ
ールが開けられ、第一層及び第二層のアルミニウム配線
が行われる。また、各アルミニウム配線の間には所定の
絶縁層が設けられる。
【００５３】上述したようにして設けられたＭＯＳキャ
パシタは、これらのコンタクトホールと電源線によって
実際の回路内でＶＤＤ，ＧＮＤと接続され、バイパスコ
ンデンサとして利用され得る。以下、この利用の様子を
説明する。
パシタは、これらのコンタクトホールと電源線によって
実際の回路内でＶＤＤ，ＧＮＤと接続され、バイパスコ
ンデンサとして利用され得る。以下、この利用の様子を
説明する。
【００５４】図１２には、ステップ１−３にて未使用の
基本セルの領域に対して設けられるコンタクトホールを
表した図が示されている。図に示されているように、Ｐ
及びＮウェルに接続するウェルコンタクト９２と、ポリ
シリコン電極８６ａ、８６ｂに接続するゲートコンタク
ト９４ａ、９４ｂとがＮＭＯＳ側とＰＭＯＳ側とにそれ
ぞれ設けられる。さらに、ＰＭＯＳ側にはＰ+ 拡散層に
接続するＰ+ コンタクト９６ａと、ＮＭＯＳ側にはＮ+
拡散層に接続するＮ+ コンタクト９６ｂとがそれぞれ設
けられている。これらのコンタクトホールは、上記絶縁
膜９０及び熱酸化膜８８に開口を開けることにより設け
られている。
基本セルの領域に対して設けられるコンタクトホールを
表した図が示されている。図に示されているように、Ｐ
及びＮウェルに接続するウェルコンタクト９２と、ポリ
シリコン電極８６ａ、８６ｂに接続するゲートコンタク
ト９４ａ、９４ｂとがＮＭＯＳ側とＰＭＯＳ側とにそれ
ぞれ設けられる。さらに、ＰＭＯＳ側にはＰ+ 拡散層に
接続するＰ+ コンタクト９６ａと、ＮＭＯＳ側にはＮ+
拡散層に接続するＮ+ コンタクト９６ｂとがそれぞれ設
けられている。これらのコンタクトホールは、上記絶縁
膜９０及び熱酸化膜８８に開口を開けることにより設け
られている。
【００５５】図１３には、上記コンタクトホール上に電
源線を設置した様子を表す平面図である。本実施例にお
いては、電源電位Ｖｃｃはアルミニウム第一層により、
接地電位ＧＮＤはアルミニウム第二層によりそれぞれ配
線されている。なお、両配線層の間及びポリシリコン電
極８６ａ、８６ｂの上には絶縁層が存在するが、図１３
においてはそれらは示されていない。
源線を設置した様子を表す平面図である。本実施例にお
いては、電源電位Ｖｃｃはアルミニウム第一層により、
接地電位ＧＮＤはアルミニウム第二層によりそれぞれ配
線されている。なお、両配線層の間及びポリシリコン電
極８６ａ、８６ｂの上には絶縁層が存在するが、図１３
においてはそれらは示されていない。
【００５６】図１３に示されているように、ＰＭＯＳ側
においてはウェルコンタクト９２とＰ+ コンタクト９６
ａとが電源電位Ｖｃｃに接続されている。このため、Ｐ
ＭＯＳ側のｎウェルとＰ+ 拡散層５０とが、電源電位Ｖ
ｃｃに接続されている。Ｐ+拡散層５０は図に示されて
いるように５個存在し、そのうち中央の１個のみが電源
電位Ｖｃｃに接続されている。しかしながら、後述する
ように、ＰＭＯＳ側のポリシリコン電極８６ａが接地電
位ＧＮＤに接続されているため、各Ｐ+ 拡散層５０の間
には反転層が形成され、それによって全てのＰ+ 拡散層
５０が互いに導通状態となる。したがって、１個のＰ+
拡散層５０のみを電源電位Ｖｃｃに接続しただけで、全
てのＰ+ 拡散層５０が電源電位Ｖｃｃに接続されたこと
になる。さらに、ＮＭＯＳ側に設けられているポリシリ
コン電極８６ｂの一端がＰＭＯＳ側にまで伸びており、
その先端に設けられているゲートコンタクト９４ｂによ
って、ポリシリコン電極８６ｂが電源電位Ｖｃｃと接続
されている。
においてはウェルコンタクト９２とＰ+ コンタクト９６
ａとが電源電位Ｖｃｃに接続されている。このため、Ｐ
ＭＯＳ側のｎウェルとＰ+ 拡散層５０とが、電源電位Ｖ
ｃｃに接続されている。Ｐ+拡散層５０は図に示されて
いるように５個存在し、そのうち中央の１個のみが電源
電位Ｖｃｃに接続されている。しかしながら、後述する
ように、ＰＭＯＳ側のポリシリコン電極８６ａが接地電
位ＧＮＤに接続されているため、各Ｐ+ 拡散層５０の間
には反転層が形成され、それによって全てのＰ+ 拡散層
５０が互いに導通状態となる。したがって、１個のＰ+
拡散層５０のみを電源電位Ｖｃｃに接続しただけで、全
てのＰ+ 拡散層５０が電源電位Ｖｃｃに接続されたこと
になる。さらに、ＮＭＯＳ側に設けられているポリシリ
コン電極８６ｂの一端がＰＭＯＳ側にまで伸びており、
その先端に設けられているゲートコンタクト９４ｂによ
って、ポリシリコン電極８６ｂが電源電位Ｖｃｃと接続
されている。
【００５７】また、ＮＭＯＳ側においては（ＰＭＯＳ側
と同様に）ウェルコンタクト９２とＮ+ コンタクト９６
ｂとが接地電位ＧＮＤに接続されている。このため、Ｎ
ＭＯＳ側のｐウェルとＮ+ 拡散層５２とが、接地電位Ｇ
ＮＤに接続されている。Ｎ+拡散層５２は図に示されて
いるように５個存在し、そのうち中央の１個のみが接地
電位ＧＮＤに接続されている。しかしながら、前述した
ように、ＮＭＯＳ側のポリシリコン電極８６ｂが電源電
位Ｖｃｃに接続されているため、各Ｎ+ 拡散層５２の間
には反転層が形成され、それによって全てのＮ+ 拡散層
５２が互いに導通状態となる。したがって、ＰＭＯＳ側
と同様に１個のＮ+ 拡散層５２のみを接地電位ＧＮＤに
接続しただけで、全てのＮ+ 拡散層５２が接地電位ＧＮ
Ｄに接続されたことになる。さらに、前述したようにＰ
ＭＯＳ側に設けられているポリシリコン電極８６ａの一
端がＮＭＯＳ側にまで伸びており、その先端に設けられ
ているゲートコンタクト９４ａによって、ポリシリコン
電極８６ａが接地電位ＧＮＤと接続されている。
と同様に）ウェルコンタクト９２とＮ+ コンタクト９６
ｂとが接地電位ＧＮＤに接続されている。このため、Ｎ
ＭＯＳ側のｐウェルとＮ+ 拡散層５２とが、接地電位Ｇ
ＮＤに接続されている。Ｎ+拡散層５２は図に示されて
いるように５個存在し、そのうち中央の１個のみが接地
電位ＧＮＤに接続されている。しかしながら、前述した
ように、ＮＭＯＳ側のポリシリコン電極８６ｂが電源電
位Ｖｃｃに接続されているため、各Ｎ+ 拡散層５２の間
には反転層が形成され、それによって全てのＮ+ 拡散層
５２が互いに導通状態となる。したがって、ＰＭＯＳ側
と同様に１個のＮ+ 拡散層５２のみを接地電位ＧＮＤに
接続しただけで、全てのＮ+ 拡散層５２が接地電位ＧＮ
Ｄに接続されたことになる。さらに、前述したようにＰ
ＭＯＳ側に設けられているポリシリコン電極８６ａの一
端がＮＭＯＳ側にまで伸びており、その先端に設けられ
ているゲートコンタクト９４ａによって、ポリシリコン
電極８６ａが接地電位ＧＮＤと接続されている。
【００５８】このような接続によるこの未使用セルの擬
似的な等価回路が、図１４に示されている。上述したよ
うに、本実施例においてはポリシリコンゲート電極５
４、５６を除去し、代わりにポリシリコン膜８６ａ、８
６ｂを広い面積で設けたので、いわゆる反転層とゲート
電極（ゲートの位置にあるポリシリコン膜８６ａ、８６
ｂ）との間のＭＯＳキャパシタだけでなく、その他の部
分のポリシリコン膜８６ａ、８６ｂと両拡散層（Ｐ+ 拡
散層、Ｎ+ 拡散層）５０、５２との間にもキャパシタが
構成されるのでより大きな容量を実現することが可能で
ある。図１４においては、この両拡散層５０、５２と、
ポリシリコン膜８６ａ、８６ｂとの間のキャパシタが点
線で擬似的に示されている。
似的な等価回路が、図１４に示されている。上述したよ
うに、本実施例においてはポリシリコンゲート電極５
４、５６を除去し、代わりにポリシリコン膜８６ａ、８
６ｂを広い面積で設けたので、いわゆる反転層とゲート
電極（ゲートの位置にあるポリシリコン膜８６ａ、８６
ｂ）との間のＭＯＳキャパシタだけでなく、その他の部
分のポリシリコン膜８６ａ、８６ｂと両拡散層（Ｐ+ 拡
散層、Ｎ+ 拡散層）５０、５２との間にもキャパシタが
構成されるのでより大きな容量を実現することが可能で
ある。図１４においては、この両拡散層５０、５２と、
ポリシリコン膜８６ａ、８６ｂとの間のキャパシタが点
線で擬似的に示されている。
【００５９】以上述べたように、本実施例によれば、ゲ
ートアレイ型の半導体集積回路の製造方法において、ス
テップ３−１から３−６までのわずか６工程を付加する
だけで、未使用の基本セルの領域をバイパスコンデンサ
として用いることが可能である。また、本実施例によっ
て構成されたバイパスコンデンサはその上面に電源線以
外の特別な配線を有しないため、通常の回路を構成する
ための配線の引き回しに何ら障害となることがない。し
たがって、通常の回路のごく近傍にバイパスコンデンサ
を設けることができ、電源線に重畳するノイズをより効
果的に除去することが可能である。さらに、反転層を一
方の電極とするＭＯＳキャパシタ部分だけでなく、基本
セルに本来設けられているＰ+ 及びＮ+ 拡散層５０、５
２（上述したように反転層と導通状態である）も一方の
電極となるため、より大きな容量のバイパスコンデンサ
を構成することができるという効果を有する。
ートアレイ型の半導体集積回路の製造方法において、ス
テップ３−１から３−６までのわずか６工程を付加する
だけで、未使用の基本セルの領域をバイパスコンデンサ
として用いることが可能である。また、本実施例によっ
て構成されたバイパスコンデンサはその上面に電源線以
外の特別な配線を有しないため、通常の回路を構成する
ための配線の引き回しに何ら障害となることがない。し
たがって、通常の回路のごく近傍にバイパスコンデンサ
を設けることができ、電源線に重畳するノイズをより効
果的に除去することが可能である。さらに、反転層を一
方の電極とするＭＯＳキャパシタ部分だけでなく、基本
セルに本来設けられているＰ+ 及びＮ+ 拡散層５０、５
２（上述したように反転層と導通状態である）も一方の
電極となるため、より大きな容量のバイパスコンデンサ
を構成することができるという効果を有する。
【００６０】ＭＯＳキャパシタ用ポリシリコン膜は低抵
抗膜であればポリシリコンに限定しない。
抗膜であればポリシリコンに限定しない。
【００６１】
【発明の効果】以上述べたように、本発明にかかる半導
体集積器回路の製造方法によれば、ゲートアレイの未使
用の基本セルに対し、キャパシタを構成することが可能
である。また、ここで構成したキャパシタは、電源線と
接続するための配線以外の配線を必要としないので、こ
のキャパシタが構成された領域の上面は通常の信号用回
路の配線のための領域とすることが可能である。したが
って、本発明の製造方法によって構成されたキャパシタ
は通常の信号用回路の極めて近傍に配置することが可能
である。
体集積器回路の製造方法によれば、ゲートアレイの未使
用の基本セルに対し、キャパシタを構成することが可能
である。また、ここで構成したキャパシタは、電源線と
接続するための配線以外の配線を必要としないので、こ
のキャパシタが構成された領域の上面は通常の信号用回
路の配線のための領域とすることが可能である。したが
って、本発明の製造方法によって構成されたキャパシタ
は通常の信号用回路の極めて近傍に配置することが可能
である。
【００６２】Ｐ型半導体側においては、さらに絶縁膜を
誘電体とするキャパシタが、Ｐ側ポリシリコン膜とＰ型
半導体との間に構成される。そして、Ｐ側ポリシリコン
膜は接地電位に接続されているので、複数のＰ型半導体
間には反転層が形成され、この反転層とＰ側ポリシリコ
ン膜との間にＭＯＳキャパシタが形成される。したがっ
て、文献１に示されているようなＭＯＳキャパシタのみ
を有するバイパスコンデンサに比べて、より大きな容量
を有するバイパスコンデンサを構成することが可能であ
る。このことは、Ｎ型半導体側においてもまったく同様
である。
誘電体とするキャパシタが、Ｐ側ポリシリコン膜とＰ型
半導体との間に構成される。そして、Ｐ側ポリシリコン
膜は接地電位に接続されているので、複数のＰ型半導体
間には反転層が形成され、この反転層とＰ側ポリシリコ
ン膜との間にＭＯＳキャパシタが形成される。したがっ
て、文献１に示されているようなＭＯＳキャパシタのみ
を有するバイパスコンデンサに比べて、より大きな容量
を有するバイパスコンデンサを構成することが可能であ
る。このことは、Ｎ型半導体側においてもまったく同様
である。
【００６３】その結果、より大きな容量を有するバイパ
スコンデンサを、通常の信号用回路のより近傍に配置す
ることが可能であるので、電源に重畳するノイズを効果
的に抑制することが可能な半導体集積回路が得られると
いう効果を有する。
スコンデンサを、通常の信号用回路のより近傍に配置す
ることが可能であるので、電源に重畳するノイズを効果
的に抑制することが可能な半導体集積回路が得られると
いう効果を有する。
【図１】本発明の好適な一実施例である半導体集積回路
の製造方法の全体フローチャートである。
の製造方法の全体フローチャートである。
【図２】本実施例におけるゲートアレイ型半導体集積回
路の未使用の基本セルの平面図である。
路の未使用の基本セルの平面図である。
【図３】図１のステップ１−２の詳細な処理を表すフロ
ーチャートである。
ーチャートである。
【図４】図３のステップ３−１の処理の様子を表す断面
図である。
図である。
【図５】図４（ａ）の断面図に対応する平面図である。
【図６】図４（ｃ）の断面図に対応する平面図である。
【図７】図３のステップ３−２の処理の様子を表す断面
図である。
図である。
【図８】図３のステップ３−３の処理の様子を表す断面
図である。
図である。
【図９】図３のステップ３−５の処理の様子を表す断面
図である。
図である。
【図１０】図３のステップ３−５の処理の様子を表す平
面図である。
面図である。
【図１１】図３のステップ３−６の処理の様子を表す断
面図である。
面図である。
【図１２】図１のステップ１−３において、未使用の基
本セルの領域に対してコンタクトホールが設けられる様
子を表す平面図である。
本セルの領域に対してコンタクトホールが設けられる様
子を表す平面図である。
【図１３】図１２のコンタクトホール上に電源線を配置
して、本実施例によるバイパスコンデンサが電源線に接
続される様子を表す平面図である。
して、本実施例によるバイパスコンデンサが電源線に接
続される様子を表す平面図である。
【図１４】図１３に示されている接続によって未使用の
基本セルに構成される回路の擬似的な等価回路図であ
る。
基本セルに構成される回路の擬似的な等価回路図であ
る。
【図１５】従来のゲートアレイの基本セルの構造を示す
説明図である。
説明図である。
【図１６】従来のゲートアレイの基本セルの領域の上面
に配線を施すことによりバイパスコンデンサを構成する
様子を示す説明図である。
に配線を施すことによりバイパスコンデンサを構成する
様子を示す説明図である。
５０ Ｐ+ 拡散層 ５２ Ｎ+ 拡散層 ５４、５６ ポリシリコンゲート電極 ７０ 基板 ７２ ゲート酸化膜 ７６ ＬＯＣＯＳ ７８ 熱酸化膜 ８０ 絶縁膜 ８２ レジスト ８４ 容量用酸化膜 ８６ ポリシリコン膜 ８６ａ、８６ｂ ポリシリコン電極、（分割された）ポ
リシリコン膜 ８８ 熱酸化膜 ９０ 絶縁膜 ９２ ウェルコンタクト ９４ａ、９４ｂ ゲートコンタクト ９６ａ Ｐ+ コンタクト ９６ｂ Ｎ+ コンタクト
リシリコン膜 ８８ 熱酸化膜 ９０ 絶縁膜 ９２ ウェルコンタクト ９４ａ、９４ｂ ゲートコンタクト ９６ａ Ｐ+ コンタクト ９６ｂ Ｎ+ コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/173 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/118 H01L 21/82
Claims (1)
- 【請求項１】 不純物を半導体ウェハに拡散し、複数の
Ｐ型半導体と複数のＮ型半導体とを形成する拡散工程
と、 トランジスタのゲート電極と導電チャネルとを絶縁する
ゲート酸化膜の形成工程と、 前記ゲート電極を前記ゲート酸化膜上に形成する形成工
程と、 の処理が行われ、Ｐ型とＮ型のトランジスタを含むＣＭ
ＯＳ型の基本セルが複数個形成されたマスタースライス
に対し、回路設計データにしたがって、２層の配線層に
よる配線を行うことによりゲートアレイ型半導体集積回
路を製造するマスタースライス方式製造方法において、 回路の構成に使用されない未使用の前記基本セルの領域
である未使用領域に対し、前記未使用領域上の前記ゲー
ト電極と前記ゲート酸化膜とを削除する削除工程と、 ＭＯＳキャパシタ用絶縁膜を、前記未使用領域に形成す
る絶縁膜形成工程と、 ポリシリコン膜を、前記未使用領域において、前記ＭＯ
Ｓキャパシタ用絶縁膜の上に形成するポリシリコン膜形
成工程と、 前記ポリシリコン膜形成工程にて形成されたポリシリコ
ン膜を、Ｐ型半導体上のＰ側ポリシリコン膜と、Ｎ型半
導体上のＮ側ポリシリコン膜との二つの部分に分割する
エッチング分割工程と、 回路設計データにしたがって、配線を行う配線工程と、 を含み、 前記配線工程は、 前記Ｐ側ポリシリコン膜と接地電位とを接続し、前記Ｎ
側ポリシリコン膜と電源電位とを接続するポリシリコン
接続工程と、 前記Ｐ側ポリシリコン膜の下部に位置するＰ型半導体の
一部と電源電位とを接続し、前記Ｎ側ポリシリコン膜の
下部に位置するＮ型半導体の一部と接地電位とをそれぞ
れ接続する半導体接続工程と、 を含むことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225767A JP2780896B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225767A JP2780896B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677442A JPH0677442A (ja) | 1994-03-18 |
| JP2780896B2 true JP2780896B2 (ja) | 1998-07-30 |
Family
ID=16834487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225767A Expired - Fee Related JP2780896B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780896B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172175A (ja) * | 1994-12-19 | 1996-07-02 | Fujitsu Ten Ltd | 半導体集積回路 |
| JP4156827B2 (ja) * | 2001-11-21 | 2008-09-24 | 松下電器産業株式会社 | 半導体装置、半導体装置用パターンの生成方法、半導体装置の製造方法、および半導体装置用パターン生成装置 |
| JP2005268245A (ja) | 2004-03-16 | 2005-09-29 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1992
- 1992-08-25 JP JP4225767A patent/JP2780896B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677442A (ja) | 1994-03-18 |
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|---|---|---|---|
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