JP3333485B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3333485B2 JP3333485B2 JP37119199A JP37119199A JP3333485B2 JP 3333485 B2 JP3333485 B2 JP 3333485B2 JP 37119199 A JP37119199 A JP 37119199A JP 37119199 A JP37119199 A JP 37119199A JP 3333485 B2 JP3333485 B2 JP 3333485B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。特に、ＣＭＯＳＦＥＴが集積してなる
高速大規模集積回路（ＬＳＩ）において特に有効であ
る。
造方法に関する。特に、ＣＭＯＳＦＥＴが集積してなる
高速大規模集積回路（ＬＳＩ）において特に有効であ
る。
【０００２】
【従来の技術】従来の、ＣＭＯＳＦＥＴからなる半導体
の断面図を図６に示す。基板３１には、Ｐウェル３２，
ｎウェル３３が形成され、Ｐウェル３２中には、ゲート
電極３６，ｎ+ 拡散層ソースドレイン３５からなるｎチ
ャンネルＭＯＳＦＥＴが存在している。ＬＳＩの高集積
化に伴ない、例えば、端子Ｂからの雑音電流があるレベ
ルを超えると、２つの寄生バイポーラトランジスタＰｎ
ＰＴ2 ，ｎＰｎＴ1 が導通して、電源端子Ａから接地端
子Ｂに定常的な大電流が流れ、いわゆるラッチアップの
不具合を発生する。従来は、基板抵抗Ｒ1 ，Ｒ2 ，Ｒ3
，Ｒ4 の基板抵抗の最適化によりラッチアップを回避
してきた。
の断面図を図６に示す。基板３１には、Ｐウェル３２，
ｎウェル３３が形成され、Ｐウェル３２中には、ゲート
電極３６，ｎ+ 拡散層ソースドレイン３５からなるｎチ
ャンネルＭＯＳＦＥＴが存在している。ＬＳＩの高集積
化に伴ない、例えば、端子Ｂからの雑音電流があるレベ
ルを超えると、２つの寄生バイポーラトランジスタＰｎ
ＰＴ2 ，ｎＰｎＴ1 が導通して、電源端子Ａから接地端
子Ｂに定常的な大電流が流れ、いわゆるラッチアップの
不具合を発生する。従来は、基板抵抗Ｒ1 ，Ｒ2 ，Ｒ3
，Ｒ4 の基板抵抗の最適化によりラッチアップを回避
してきた。
【０００３】
【発明が解決しようとする課題】しかしながら、サブミ
クロンより微細化されたＣＭＯＳ半導体装置ではラッチ
アップを生じる雑音電流のマージンが無くＬＳＩの信頼
性を損ねる。
クロンより微細化されたＣＭＯＳ半導体装置ではラッチ
アップを生じる雑音電流のマージンが無くＬＳＩの信頼
性を損ねる。
【０００４】本発明は、かかる従来の不具合を回避し、
ラッチアップの生じない高信頼性な高集積ＣＭＯＳ半導
体装置を提供することを目的とする。
ラッチアップの生じない高信頼性な高集積ＣＭＯＳ半導
体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】（１） 本発明の半導体
装置の製造方法は、第１の半導体領域と前記第１の半導
体領域の上に形成された第１の熱酸化膜と前記第１の熱
酸化膜の上に形成された第２の半導体領域とを有する基
板のうち、前記第２の半導体領域の所定の部分を前記第
1の熱酸化膜が露出するまで除去して開孔部を形成する
ことによって、互いに分離された第３の半導体領域と第
４の半導体領域とを形成する工程と、熱酸化を行うこと
によって、前記第３の半導体領域の表面に第２の熱酸化
膜と、前記第４の半導体領域の表面に第３の熱酸化膜
と、を形成する工程と、前記開孔部内に、第１の酸化膜
を埋め込む工程と、不純物を注入することによって、前
記第３の半導体領域に第１のソース領域及び第１のドレ
イン領域を有するＰチャンネルＭＯＳＦＥＴと、前記第
４の半導体領域に第２のソース領域及び第２のドレイン
領域を有するＮチャンネルＭＯＳＦＥＴと、からなるＣ
ＭＯＳＦＥＴを形成する工程と、前記ＰチャンネルＭＯ
ＳＦＥＴ、前記ＮチャンネルＭＯＳＦＥＴと前記第１の
酸化膜との上に層間絶縁膜を形成する工程と、をこの順
に有する。 （２） 本発明の半導体装置の製造方法は、上記（１）
記載の半導体装置の製造方法において、前記層間絶縁膜
は開孔部を有し、前記開孔部内に配線が形成され、前記
配線は前記第３の半導体領域又は前記第４の半導体領域
のいずれかに接続していることを特徴としてもよい。 （３） 本発明の半導体装置の製造方法は、上記（１）
又は（２）に記載の半導体装置の製造方法において、さ
らに、前記第３の半導体領域と前記第４の半導体領域と
を形成する工程よりも前に、前記第１の半導体領域の第
１の表面と前記第２の半導体領域の第２の表面とを熱酸
化する工程と、前記第１の表面と前記第２の表面とを対
向させて接着することにより、前記基板を形成する工程
と、を有することを特徴としてもよい。 （４） 本発明の半導体装置の製造方法は、上記（３）
に記載の半導体装置の製造方法において、前記基板を形
成する工程において、前記第１の表面と前記第２の表面
とを接触させて１０００℃以上で熱処理をすることによ
り、前記第１の表面と前記第２の表面とを接着すること
を特徴としてもよい。 （５） 本発明の半導体装置の製造方法は、上記（１）
乃至（４）に記載の半導体装置の製造方法において、前
記第２の半導体領域の厚さは、０．１μｍ〜５μｍであ
ることを特徴としてもよい。
装置の製造方法は、第１の半導体領域と前記第１の半導
体領域の上に形成された第１の熱酸化膜と前記第１の熱
酸化膜の上に形成された第２の半導体領域とを有する基
板のうち、前記第２の半導体領域の所定の部分を前記第
1の熱酸化膜が露出するまで除去して開孔部を形成する
ことによって、互いに分離された第３の半導体領域と第
４の半導体領域とを形成する工程と、熱酸化を行うこと
によって、前記第３の半導体領域の表面に第２の熱酸化
膜と、前記第４の半導体領域の表面に第３の熱酸化膜
と、を形成する工程と、前記開孔部内に、第１の酸化膜
を埋め込む工程と、不純物を注入することによって、前
記第３の半導体領域に第１のソース領域及び第１のドレ
イン領域を有するＰチャンネルＭＯＳＦＥＴと、前記第
４の半導体領域に第２のソース領域及び第２のドレイン
領域を有するＮチャンネルＭＯＳＦＥＴと、からなるＣ
ＭＯＳＦＥＴを形成する工程と、前記ＰチャンネルＭＯ
ＳＦＥＴ、前記ＮチャンネルＭＯＳＦＥＴと前記第１の
酸化膜との上に層間絶縁膜を形成する工程と、をこの順
に有する。 （２） 本発明の半導体装置の製造方法は、上記（１）
記載の半導体装置の製造方法において、前記層間絶縁膜
は開孔部を有し、前記開孔部内に配線が形成され、前記
配線は前記第３の半導体領域又は前記第４の半導体領域
のいずれかに接続していることを特徴としてもよい。 （３） 本発明の半導体装置の製造方法は、上記（１）
又は（２）に記載の半導体装置の製造方法において、さ
らに、前記第３の半導体領域と前記第４の半導体領域と
を形成する工程よりも前に、前記第１の半導体領域の第
１の表面と前記第２の半導体領域の第２の表面とを熱酸
化する工程と、前記第１の表面と前記第２の表面とを対
向させて接着することにより、前記基板を形成する工程
と、を有することを特徴としてもよい。 （４） 本発明の半導体装置の製造方法は、上記（３）
に記載の半導体装置の製造方法において、前記基板を形
成する工程において、前記第１の表面と前記第２の表面
とを接触させて１０００℃以上で熱処理をすることによ
り、前記第１の表面と前記第２の表面とを接着すること
を特徴としてもよい。 （５） 本発明の半導体装置の製造方法は、上記（１）
乃至（４）に記載の半導体装置の製造方法において、前
記第２の半導体領域の厚さは、０．１μｍ〜５μｍであ
ることを特徴としてもよい。
【０００６】
【実施例】以下、実施例を用いて本発明を説明する。図
１は、本発明によるＣＭＯＳ半導体装置の断面図であ
る。Ｓｉ基板１には、絶縁膜２で覆われて、ゲート電極
１０，ゲート膜９，ｎ+ 拡散層ソースドレイン８からな
るＮチャンネルＭＯＳＦＥＴがＰウェル５の中に形成さ
れ、同様に、Ｐ+ 拡散層ソースドレイン７を持つＰチャ
ンネルＭＯＳＦＥＴがｎウェル６に形成されている。ｎ
ウェル６には、ｎ+ 領域４，Ｐウェル５には、Ｐ +領域
３が存在し、各々のウェルの電位安定を保っている。本
発明によれば、寄生バイポーラトランジスクが存在しな
い。このため、端子Ｂから雑音電流が入ってきても、電
源端子Ａから、接地端子Ｃに定常的な電流が流れること
は無い。
１は、本発明によるＣＭＯＳ半導体装置の断面図であ
る。Ｓｉ基板１には、絶縁膜２で覆われて、ゲート電極
１０，ゲート膜９，ｎ+ 拡散層ソースドレイン８からな
るＮチャンネルＭＯＳＦＥＴがＰウェル５の中に形成さ
れ、同様に、Ｐ+ 拡散層ソースドレイン７を持つＰチャ
ンネルＭＯＳＦＥＴがｎウェル６に形成されている。ｎ
ウェル６には、ｎ+ 領域４，Ｐウェル５には、Ｐ +領域
３が存在し、各々のウェルの電位安定を保っている。本
発明によれば、寄生バイポーラトランジスクが存在しな
い。このため、端子Ｂから雑音電流が入ってきても、電
源端子Ａから、接地端子Ｃに定常的な電流が流れること
は無い。
【０００７】図２〜図５は、本発明による半導体装置の
製造工程断面図である。以下、断面図のフローに従って
本発明による半導体装置の製造方法を説明する。ＣＺ，
ＭＣＺ，またはＦＺいずれかのＳｉ基板１１，１４の２
枚を熱酸化し、熱酸化膜ＳｉＯ2 １２，１３を形成後、
Ｓｉ基板１１と１４を接着させる。この接着は、Ｓｉ基
板１１と１４の表面を接触させ１０００℃以上の高温で
熱処埋することにより可能である。次に、Ｓｉ基板１４
を裏面から研削し、適当な厚さ（０．１μｍ〜５μｍ）
のＳｉ層１４’を形成する。すなわちＳｉ基板１１上に
は、熱酸化ＳｉＯ2 膜１２，１３及び単結晶Ｓｉ薄膜１
４’が存在する。図２において、該Ｓｉ薄膜１４’の素
子分離領域は選択的にＳｉ除去され、溝１５は下地のＳ
ｉＯ2 膜１２，１３まで到達している。この後、熱酸化
によりＳｉＯ2 膜１６を形成する。 Ｓｉ薄膜１４’は
上，下，側面すべての領域が熱酸化膜１２，１３または
１６で囲まれる。溝１５を絶縁膜１７で埋め込み、ゲー
ト電極１９，ゲート膜１８，及び、ゲート側避絶縁膜２
０を形成したのが図４である。ここで、Ｓｉ薄膜層１
４’Ｐ，１４’ｎには、各々選択的に不純物イオン注入
することにより、Ｐ型Ｓｉ，Ｎ型Ｓｉ化可能である。図
５では、１４’ＰのＰウエルには、ゲート電極１９，ｎ
+ 拡散層ソースドレイン２３を持つｎチャンネルＭＯＳ
ＦＥＴが形成され、１４’ｎウエルには、同様にP+ 拡
散層を持つＰチャンネルＭＯＳＦＥＴが形成され、層間
絶縁膜２１に設けられたコンタクト穴を通して、ＡＬ配
線２２が拡散層２３，２４と接続する。本発明の製造方
法によれば、ＰチャンネルＭＯＳＦＥＴ領域及びＮチャ
ンネルＭＯＳＦＥＴ領域は、各々、下面及び側面のすべ
ての部分、及び、配線接続のためのコンタクト穴領域を
除いた上面が、半導体基板１１または１４の熱酸化膜で
囲まれる。
製造工程断面図である。以下、断面図のフローに従って
本発明による半導体装置の製造方法を説明する。ＣＺ，
ＭＣＺ，またはＦＺいずれかのＳｉ基板１１，１４の２
枚を熱酸化し、熱酸化膜ＳｉＯ2 １２，１３を形成後、
Ｓｉ基板１１と１４を接着させる。この接着は、Ｓｉ基
板１１と１４の表面を接触させ１０００℃以上の高温で
熱処埋することにより可能である。次に、Ｓｉ基板１４
を裏面から研削し、適当な厚さ（０．１μｍ〜５μｍ）
のＳｉ層１４’を形成する。すなわちＳｉ基板１１上に
は、熱酸化ＳｉＯ2 膜１２，１３及び単結晶Ｓｉ薄膜１
４’が存在する。図２において、該Ｓｉ薄膜１４’の素
子分離領域は選択的にＳｉ除去され、溝１５は下地のＳ
ｉＯ2 膜１２，１３まで到達している。この後、熱酸化
によりＳｉＯ2 膜１６を形成する。 Ｓｉ薄膜１４’は
上，下，側面すべての領域が熱酸化膜１２，１３または
１６で囲まれる。溝１５を絶縁膜１７で埋め込み、ゲー
ト電極１９，ゲート膜１８，及び、ゲート側避絶縁膜２
０を形成したのが図４である。ここで、Ｓｉ薄膜層１
４’Ｐ，１４’ｎには、各々選択的に不純物イオン注入
することにより、Ｐ型Ｓｉ，Ｎ型Ｓｉ化可能である。図
５では、１４’ＰのＰウエルには、ゲート電極１９，ｎ
+ 拡散層ソースドレイン２３を持つｎチャンネルＭＯＳ
ＦＥＴが形成され、１４’ｎウエルには、同様にP+ 拡
散層を持つＰチャンネルＭＯＳＦＥＴが形成され、層間
絶縁膜２１に設けられたコンタクト穴を通して、ＡＬ配
線２２が拡散層２３，２４と接続する。本発明の製造方
法によれば、ＰチャンネルＭＯＳＦＥＴ領域及びＮチャ
ンネルＭＯＳＦＥＴ領域は、各々、下面及び側面のすべ
ての部分、及び、配線接続のためのコンタクト穴領域を
除いた上面が、半導体基板１１または１４の熱酸化膜で
囲まれる。
【０００８】
【発明の効果】本発明の半導体装置及び製造方法は、上
記で説明したように、寄生バイポーラトランジスターが
存在せず、高集積化してもラッチアップの不具合が生じ
ない。またＳｉ基板（薄膜層１４’）と絶縁膜界面は、
Ｓｉ基板の熱酸化膜ＳｉＯ2／Ｓｉ界面からなり、界面
や表面のリークが抑制できる。従って、本発明は、ラッ
チアップの生じない高信頼性な高集積ＣＭＯＳＦＥＴか
らなる半導体装置及びその製造方法を提供する。
記で説明したように、寄生バイポーラトランジスターが
存在せず、高集積化してもラッチアップの不具合が生じ
ない。またＳｉ基板（薄膜層１４’）と絶縁膜界面は、
Ｓｉ基板の熱酸化膜ＳｉＯ2／Ｓｉ界面からなり、界面
や表面のリークが抑制できる。従って、本発明は、ラッ
チアップの生じない高信頼性な高集積ＣＭＯＳＦＥＴか
らなる半導体装置及びその製造方法を提供する。
【図１】 本発明による半導体装置の断面図。
【図２】 本発明による半導体製造方法の工程断面図。
【図３】 本発明による半導体製造方法の工程断面図。
【図４】 本発明による半導体製造方法の工程断面図。
【図５】 本発明による半導体製造方法の工程断面図。
【図６】 従来の半導体装置の断面図。
１、１１，１４，３１・・・半導体基板 ２・・・絶縁膜 ３・・・Ｐ+ 領域 ４・・・ｎ+ 領域 ５・・・Ｐ- 領域 ６・・・ｎ- 領域 ７・・・Ｐ+ 拡散層 ８・・・ｎ+ 拡散層 ９・・・ゲート膜 １０・・・ゲート電極 １２、１３・・・ ＳｉＯ2 １４、１４’・・・単結晶Ｓｉ １５・・・溝 １６・・・ＳｉＯ2 １７・・・ＳｉＯ2 １８・・・ＳｉＯ2 １９・・・ゲート電極 ２０・・・ＳｉＯ2 ２１・・・ＳｉＯ2 ２２・・・ＡＬ合金 ２３・・・ｎ+ 拡散層 ２４・・・Ｐ+ 拡散層 ３２・・・Ｐウエル ３３・・・ｎウエル ３４・・・Ｐ+ 拡散層 ３５・・・ｎ+ 拡散層 ３６・・・ゲート電極 Ａ・・・電源端子 Ｂ・・・雑音流入端子 Ｃ・・・接地端子 Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 ・・・基板抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/786
Claims (5)
- 【請求項１】 第１の半導体領域と前記第１の半導体領
域の上に形成された第１の熱酸化膜と前記第１の熱酸化
膜の上に形成された第２の半導体領域とを有する基板の
うち、前記第２の半導体領域の所定の部分を前記第1の
熱酸化膜が露出するまで除去して開孔部を形成すること
によって、互いに分離された第３の半導体領域と第４の
半導体領域とを形成する工程と、 熱酸化を行うことによって、前記第３の半導体領域の表
面に第２の熱酸化膜と、前記第４の半導体領域の表面に
第３の熱酸化膜と、を形成する工程と、 前記開孔部内に、第１の酸化膜を埋め込む工程と、 不純物を注入することによって、前記第３の半導体領域
に第１のソース領域及び第１のドレイン領域を有するＰ
チャンネルＭＯＳＦＥＴと、前記第４の半導体領域に第
２のソース領域及び第２のドレイン領域を有するＮチャ
ンネルＭＯＳＦＥＴと、からなるＣＭＯＳＦＥＴを形成
する工程と、 前記ＰチャンネルＭＯＳＦＥＴ、前記ＮチャンネルＭＯ
ＳＦＥＴと前記第１の酸化膜との上に層間絶縁膜を形成
する工程と、 をこの順に有する半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記層間絶縁膜は開孔部を有し、前記開孔部内
に配線が形成され、前記配線は前記第３の半導体領域又
は前記第４の半導体領域のいずれかに接続していること
を特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２に記載の半導体装置の製
造方法において、さらに、前記第３の半導体領域と前記
第４の半導体領域とを形成する工程よりも前に、 前記第１の半導体領域の第１の表面と前記第２の半導体
領域の第２の表面とを熱酸化する工程と、 前記第１の表面と前記第２の表面とを対向させて接着す
ることにより、前記基板を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
において、 前記基板を形成する工程において、前記第１の表面と前
記第２の表面とを接触させて１０００℃以上で熱処理を
することにより、前記第１の表面と前記第２の表面とを
接着することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至４に記載の半導体装置の製
造方法において、 前記第２の半導体領域の厚さは、０．１μｍ〜５μｍで
あることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37119199A JP3333485B2 (ja) | 1989-10-03 | 1999-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37119199A JP3333485B2 (ja) | 1989-10-03 | 1999-12-27 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258205A Division JPH03120752A (ja) | 1989-10-03 | 1989-10-03 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001183979A Division JP2002064185A (ja) | 2001-06-18 | 2001-06-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150808A JP2000150808A (ja) | 2000-05-30 |
| JP3333485B2 true JP3333485B2 (ja) | 2002-10-15 |
Family
ID=18498300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37119199A Expired - Lifetime JP3333485B2 (ja) | 1989-10-03 | 1999-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3333485B2 (ja) |
-
1999
- 1999-12-27 JP JP37119199A patent/JP3333485B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000150808A (ja) | 2000-05-30 |
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Legal Events
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|---|---|---|---|
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