JPS61214557A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、絶縁膜を介在して設けられた異なる導電層間の電気
的接続部を有する半導体集積回路装置に適用して有効な
技術に関するものである。

［背景技術］ 高速化、高駆動能力化、高集積化、低消費電力化等を図
るために１本願出願人はバイポーラトランジスタとＣＭ
Ｏ８とを同一チップ内又はＮＯＲ。

ＮＡＮＤ、インバータ等の基本回路内に混在させた半導
体集積回路装置（以下、Ｂ　ｉ−０ＭＯ５という）を開
発した。このＢｉ、−０ＭＯ５技術は、１６　［Ｋｂｉ
ｔｌ　、６４　［Ｋｂｉｔｌ等のスタテック型ランダム
アクセスメモリ（Ｓ　ｔ、ａｔ、ｉｃ　Ｒａｎｄｏｍ　
ＡｃｃｅｓｓＭｅｍｏｒｙ以下、ＳＲＡＭという）等の
大容量メモリＩＣに使用して有効な技術である。メモリ
の大容量化にともないＩＣ内部での配線長はどんどん長
くなり、それに寄生する負荷容量も大きくなる。

しかし、高速のメモリＩＣを開発する場合には、その負
荷容量は無視できなくなる。すなわち、これらの負荷容
量の充放電を高速に行なわなければ高速化が達成できな
い。

そこで１本原出願人らは、負荷容量の大きな配線を駆動
する必要のある出力トランジスタのファンアウトの大き
な出力トランジスタに高駆動能力のバイポーラトランジ
スタを使用し、論理機能は低消費電力の０ＭＯ５を使用
する。こうすることにより、高速でしかも低消費電力の
ＳＲＡＭを得ることができる。Ｂｉ−ＣＭＩＳでは、同
一チップ内に異なる種類の半導体素子１例えば、バイボ
ラトランジスタや０ＭＯ５等を形成する必要があるので
、製造工程が長くなる。

そこで、ｎチャネルＭＯ３ＦＥＴのソース領域又はドレ
イン領域とその電極との間と、エミッタ領域とその電極
との間とを電気的に接続する接続孔を同一製造工程で形
成する技術が知られている（例えば、特願昭５８−１４
６３２５号）。

具体的には、ベース領域、ソース領域及びドレイン領域
の上部に眉間絶縁膜を形成し、所定の上部の層間絶縁膜
を除去することにより、前記接続孔を形成している。こ
の後、前記接続孔を通してベース領域、ソース領域又は
ドレイン領域と接続するように、眉間絶縁膜の上部に多
結晶シリコン膜の電極を形成している。そして、この工
程と同一製造工程で多結晶シリコン膜からベース領域に
不純物を拡散し、エミッタ領域を形成している。

しかしながら、高集積化のために異方性エツチング技術
で前記接続孔を形成した場合に、オーバエツチングを施
すので、半導体基板表面部が不要に削れてしまう、また
、接続孔内部の半導体基板表面部に、汚染物が堆積され
てしまう。

このため、本発明者は、特に、バイポーラトランジスタ
の電流増幅率ｈｐａにバラツキを生じるので、ＢＬ−Ｃ
ＭＯＳの電気的特性を劣化させるという問題点を見出し
た。

［発明の目的］ 本発明の目的は、半導体集積回路装置の電気的特性の劣
化を抑制することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は２本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体集積回路装置において、半導体基板の
主面上部に、第１の絶縁膜とそれとエツチング速度が異
なる第２の絶縁膜を形成し、前記第２の絶縁膜を異方性
エツチング技術によって除去し、さらに、第１の絶縁膜
を除去して接続孔を形成し、この後、該接続孔を通して
半導体基板と電気的に接続するように、第２の絶縁膜上
部に導電層する。

これによって、第２の絶縁膜の除去の際に生じる半導体
基板表面部の削れ、堆積物による汚染等を、第１の絶縁
膜で抑制することができるので。

半導体集積回路ＩＩの電気的特性の劣化を抑制すること
ができる。

以下１本発明の構成について、本発明を、本願出願人が
開発したＳＲＡＭを備えたＢ　ｉ　−０ＭＯ８に適用し
た一実施例とともに説明する。

［実施例］ 第１図は１本発明の一実施例を説明するためのＢｉ−０
ＭＯ８の要部断面図である。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、ｌはｐ−型の単結晶シリコン半導体基
板、２は半導体基板１の主面上部に設けられた半導体Ｍ
（エピタキシャル層）である。

３ｂはｎ＋型の埋込み層であり、バイポーラトランジス
タ形成領域（以下、Ｂ領域という）の半導体基板ｌと半
導体層２との介在部に設けられている。埋込み層３ｂは
、コレクタ領域を構成し、その抵抗値を低減するように
構成されている。

３ｐはｎ４型の埋込み層であり、ｐチャネルＭＩ　５Ｆ
ＥＴ形成領域（以下、Ｐ領域という）の半導体基板１と
半導体層２との介在部に設けられている。埋込み層３ｐ
は、底部の不純物濃度が高いウェル領域を構成するよう
になっている。

埋込み１３ｂと埋込み層３Ｐは、同一製造工程によって
構成するようになっている。

４１はｐ＋型の埋込み層であり、８Ｍ域又はＰ領域を取
り囲むように、半導体基板１と半導体層２との介在部に
設けられている。埋込み層４１は、主として、半導体素
子間を電気的に分離する分離領域を構成するようになっ
ている。

４ｎはＰ９型の埋込み屑であり、ｎチャネル間Ｏ５ＦＥ
Ｔ形成領域（以下、Ｎ領域という）、すなわち、Ｂ領域
及びＰ領域を取り囲むように、半導体基板ｌと半導体層
２との介在部に設けられている。埋込みＷ４ｎは、主と
して、底部の不純物濃度が高いウェル領域と、分離領域
とを構成するようになっている。

埋込みＪｉ９４ｉと埋込み層４ｎは、同一製造工程によ
って構成するようになっている。埋込み層４ｔ、４ｎは
、酸化シリコン膜の選択酸化による膜厚差を利用した不
純物導入用マスクを使用することによって、前記埋込み
層３　ｂ　＊　３　ｐに対して自己整合で構成すること
ができる。

５ｂはｎ型のウェル領域であり、Ｂ領域の半導体層２の
主面部に埋込み層３ｂと電気的に接続して設けられてい
る。ウェル領域５ｂは、バイポーラトランジスタのコレ
クタ領域を構成するようになっている。

５ｐはｎ型のウェル領域であり、Ｐ領域の半導体屑２の
主面部に埋込み層３ｐと電気的に接続して設けら九でい
る。ウェル領域５ｐは、ＣｕＯ２のｐチャンネルＭＯ８
ＦＥＴを構成するようになっている。

ウェル領域５ｂ、ｓｐは、同一製造工程によって構成す
るようになっている。

６ｎはｐ型のウェル領域であり、Ｎ領域の半導体層２の
主面部に埋込み層５ｎと電気的に接続して設けられてい
る。ウェル領域６ｎは、ＣｕＯ２のｎチャネルＭＯ８Ｆ
ＥＴを構成するようになっている。

７はフィールド絶縁膜であり、半導体素子形成領域間の
半導体層２の所定の主面上部に設けられている。

８はＰ型のチャネルストッパ領域であり、所定のフィー
ルド絶縁膜７下部の半導体層２の主面部に、埋込み屑４
ｉ、４ｎと電気的に接続して設けられている。

９は絶縁膜であり、ウェル領域５ｂ、５ｐ及び６ｎの主
面上部に設けられている。絶縁膜９は。

主として、ＭＯＳＦＥＴのゲート絶縁膜を構成するため
のものである。

ｌＯは導電層であり、絶縁膜９又はフィールド絶縁膜７
の所定の上部に設けられている。導電層ｌＯは、ＭＯＳ
ＦＥＴのゲート電極、容量素子の一方の電極、半導体素
子間を電気的に接続する配線等を構成するようになって
いる。導電層９は。

多結晶シリコン膜、シリサイド膜（ＭｏＳｉａ　、Ｔｉ
５ｉｚ　、ＴａＳｉ＊　、ＷＳｉ窒）、高融点金属膜（
Ｍ　ｏ　。

Ｔｉ、Ｔａ、Ｗ）又はそれらを組合せた導電層で構成す
る。

１１は導電層ｌＯを覆うように設けられた絶縁膜である
。

１２はｎ＋型の半導体領域であり、ウェル領域５ｂの主
面部に埋込み層３ｂと電気的に接続して設けられている
。半導体領域１２は、バイポーラトランジスタのコレク
タ領域を構成するようになっている。

１３はｐ型の半導体領域であり、ウェル領域５ｂの主面
部に設けられている。半導体領域１３は。

バイポーラトランジスタのベース領域を構成するように
なっている。

１４はｎ＋型の半導体領域であり、導電層ｌ。

の両側部のウェル領域６ｎの主面部に設けられている、
１５はｐ＋の半導体領域であり、導電層ｌＯの両側部の
ウェル領域５Ｐの主面部に設けられている。半導体領域
１４及び１５は、主として、Ｍ　Ｉ　Ｓ　ＦＥＴのソー
ス領域、ドレイン領域又は基準電位が印加される配線Ｇ
Ｌ（図示していない）を構成するようになっている。

ｎチャネルＭＯ８ＦＥＴＱｎは、主として、半導体基板
１．埋込み層４ｎ、ウェル領域６ｎ、絶縁膜９．導電層
ｌＯ及び一対の半導体領域１４によって構成されている
。

ＳＲＡＭのメモリセルを構成する一対の入出力端子を有
するフリップフロップ回路及び該一対の入出力端子に接
続されるスイッチ用ＭＯ５ＦＥＴは、図示していないが
、ＭＯ８ＦＥＴＱｎによって構成されている。

ｐチャネルＭＯ８ＦＥＴＱｐは、主として、半導体基板
１．埋込み層３ｐ、ウェル領域５ｐ、絶縁膜９、導電層
１０及び一対の半導体領域１５によって構成されている
。

また、ウェル領域５ｐ又は６ｎの下部に、不純物濃度の
高い埋込み層３Ｐ又は４ｎを設けたことにより、ウェル
領域の下部の抵抗値を低減し、０ＭＯ８に特有の寄生サ
イリスタの電流増幅率を小さくすることができるので、
ラッチアップ現象を抑制することができる。

１６は絶縁膜であり、少なくとも接続孔を構成する部分
の半導体領域１２，１３，１４．１５の上部に設けられ
ている。絶縁膜１６は、接続孔を形成するときのエツチ
ングストッパ膜として使用されるようになっている。ま
た、絶縁膜１６は、例えば、電源電位又は基準電位を平
滑する容量素子（平滑コンデンサ）を構成するようにな
っている。

この様な平滑コンデンサは、Ｂｉ−０ＭＯ３技術を用い
た高速なＳＲＡＭには必要である０例えば１本願出願人
らの開発した入出力レベルがＴＴＬレベルのＳ　ＲＡＭ
　（６４［Ｋｂｉｔｌ　Ｘ　１　）を例に説明する。こ
のＳＲＡＭでは、データの出力部は出力用ＭＯ３ＦＥＴ
のオン抵抗を小とするため、チャンネル幅Ｗは極めて大
きな値に設定されている。このため、それらのＭＯＳＦ
ＥＴのゲート容量は大となるが、ゲートを駆動するトラ
ンジスタがバイポーラトランジスタであるため、ゲート
容量の充放電は高速で実行される。このことは、デー°
夕が高速で出力できるということを意味する。

そのため、出力用ＭＯ３ＦＥＴに接続される電源電位や
接地電位が変動し、その変動が内部回路の誤動作の原因
となるノイズの発生につながる。そこで、本実施例の如
＜ｒｃチップ内に平滑コンデンサを設けることにより、
電源電位、接地電位又は基準電位の変動を防止し、高速
なＳＲＡＭが可能となる。また、一度に４つのデータを
出力する１６　［Ｋｂｉｔ、］　Ｘ　４の場合やデータ
の入出力レベルがＥＣＬタイプのものにも有効である。

１７は絶縁膜であり、半導体素子を覆うように設けられ
ている。この絶縁膜１７は、半導体領域１２．１３，１
４．１５　（下部導電層）とその上部に設けられる導電
層（上部導電層）とを電気的に分離するように構成され
ている。

すなわち、前記絶縁膜１６は、接続孔を構成゛する際の
エツチングストッパ膜となるように、絶縁膜１７とエツ
チング速度が異なるもので構成されている。また、絶縁
膜１６は、容量素子を構成するように、誘電率の高いも
ので構成されている。

１８は接続孔であり、所定の半導体領域１２゜１３．１
４の上部の絶＃１Ｉｉ１７，１６を除去して設けられて
いる。

１９Ａ乃至１９Ｄは導電層であり、絶縁膜１７の上部に
又は接続孔１８を通して所定の半導体領域１２，１３．
１４と電気的に接続するように絶縁膜１７の上部に設け
られている。

導電Ｗ１９Ａは、バイポーラトランジスタのコレクタ領
域の電極を構成するようになっている。

導電Ｍ１９Ｂは、それに導入される不純物を半導体領域
１３主面部に拡散させてバイポーラトランジスタのエミ
ッタ領域となるｎ＋型の半導体領域２０及びその電極を
構成するようになっている。

導電層１９Ｇは、土として、接続孔１Ｂの段差形状を緩
和し、その上部に設けられる導電層との電気的な接続に
対する信頼性を向上するように構成されている。

導１！ｆｆ１９Ｄは、前記容量素子の他方の電極を構成
するようになっている。

容量素子Ｃは、主として、一方の電極として使用される
導電層１０、他方の電極として使用される導ｔＷ１９Ｄ
及び誘電体として使用される絶縁膜１１，１６．１７に
よって構成されている。そして、誘電体として誘電率が
高い絶縁膜１６で構成するようになっているので、容量
素子Ｃの容量値を大きくすることができる。また、一方
の電極として、半導体領域を用いて容量素子を構成して
もよい。

そして、図示されていないが、メモリセルのフリッププ
ロップ回路を構成する高抵抗負荷素子は、導電層１９Ａ
乃至１９Ｄと同一製造工程によって構成される。

前記導電層１９Ａ乃至１９Ｄは、例えば、多結晶シリコ
ン膜に不純物（例えば、リン）を導入したもので構成す
る。

ＳＲＡＭのメモリセルは２図示していないが、２つのｎ
チャネルＭＯ５ＦＥＴと高抵抗負荷素子とで構成される
一対の入出力端子を有するフリップフロップ回路、該入
出力端子に接続されるスイッチ用ＭＩＳＦＥＴとによっ
て構成されている。

ＮＰＮ型のバイポーラトランジスタＴｒは、主として、
埋込み層３ｂ、ウェル領域５ｂ及び半導体領域１２から
なるコレクタ領域、半導体領域１３からなるベース領域
及び半導体領域２０からなるエミッタ領域によって構成
されている。

２１は絶縁膜であり、導電Ｎ１１９Ａ乃至１９Ｄを覆う
ように設けられている。

２２は接続孔であり、半導体領域１３．１５の所定の上
部の絶縁膜９，１６．１７．２１を除去して又は導電層
１９Ａ乃至１９Ｃの所定の上部の絶縁膜２１を除去して
設けられている。

前記絶８１１１１６は、接続孔２２を構成するときのエ
ツチングストッパ膜としても使用される。

２３は導電層であり、接続孔２２を通して、ウェル領域
１３、所定の半導体領域１４．ｉｓ又は導電層１９Ａ乃
至１９Ｃと電気的に接続するように絶縁膜２１の上部に
延在して設けられている。

導電Ｍ２３は、電極又は配線（例えば、データ線）を構
成するようになっている。

次に、本実施例の製造方法について、簡単に説明する。

第２図乃至第５図は１本発明の一実施例の製造方法を説
明するための各製造工程におけるＢｉＣＭＯ５の要部断
面図である。

まず、ウェル領域５ｂ、５ｐ、６ｎの主面上部に絶縁膜
９を形成し、この後、導電層ｌｏを形成する。絶縁膜９
は、ＭＯＳＦＥＴのゲート絶縁膜を構成するように、例
えば、熱酸化技術で形成した酸化シリコン膜を用い、そ
の膜厚を３００　ｒオングストローム（以下、Ａという
）］程度で形成する。

この後に、半導体領域１２．１３．１４及び１５を順次
形成し、ＭＯ８ＦＥＴＱｎ及びＭＯ５ＦＥＴＱｐを形成
する。

そして、第２図に示すように、導電層１ｏを覆うように
絶縁膜１１を形成する。

第２図に示す絶縁膜１１を形成する工程の後に、第３図
に示すように、絶縁１１１１６、絶縁膜１７を順次積層
する。

絶縁膜１６は、接続孔を形成するときのエツチングスト
ッパ膜となるように、又は、容量素子を構成するように
１例えば、窒化シリコン膜を用い。

その膜厚を３００［Ａ］程度に形成する。寄生容量を低
減したい部分等には、絶縁膜１６を形成しなくともよい
。絶縁膜１６を窒化シリコン膜で形成した場合に、絶縁
膜９は、半導体層２との間に発生する応力を緩和するこ
とができるようになっている。

絶縁膜１７は、層間絶縁膜となるように１例えば、酸化
シリコン膜を用い、その膜厚を２５００［Ａ１程度で形
成する。

第３図に示す絶縁膜１７を形成する工程の後に。

第４図に示すように、所定の半導体領域１２，１３．１
４の上部の絶縁膜１７，１６．９を順次除去して接続孔
１８を形成する。

接続孔１Ｂは、その加工寸法を微細にして高集積比を図
るため、絶縁膜１７を異方性エツチング（例えば、ＣＨ
Ｆ４）により除去して形成する。

そして、絶縁膜１７の除去の際に、絶縁膜１６が設けら
れているので、オーバーエツチングを施しても半導体領
域１２，１３．１４の表面部が削れることがなくなる。

窒化シリコン膜と酸化シリコン膜を用いた場合に、１：
１０程度のエツチング速度差を得ることができる。

さらに、絶縁膜１７の除去で堆積する汚染物を絶縁膜１
６又は絶縁膜９と共に除去することができる。絶縁膜１
６は１例えば、熱リン酸によって除去する。

第４図に示す接続孔１８を形成する工程の後に、接続孔
１８を通して所定の半導体領域１２，１３゜１４と電気
的に接続するように、絶縁膜１７の上部に導電層１９Ａ
乃至１９Ｄを形成する。

そして、第５図に示すように、導電層１９Ｂに導入され
ている不純物を半導体領域１３に拡散し。

半導体領域２０を形成する。特に、半導体領域２０は、
接続孔１８部分における半導体領域１３の表面部の削れ
、汚染物の堆積を絶縁膜１６で抑制したので、バイポー
ラトランジスタの電流増幅率のバラツキを低減すること
ができる。また、半導体領域１２，１３，１４の表面部
の削れ、汚染物の堆積を抑制することができるので、導
電層１９Ａ乃至１９Ｇとの接触抵抗値を低減することが
できる。

第５図に示す半導体領域２０を形成する工程の後に、絶
縁膜２１、接続孔２２を形成する。前記接続孔１８と同
様に、絶縁膜１６が設けられているので、接続孔２２の
形成で半導体領域１３，１５の表面部に削れ、汚染物の
堆積を生じることを抑制することができる。

この後、前記第１図に示すように、導電層２３を形成す
る。導電層２３は、例えば、スパッタ技術で形成したア
ルミニウム膜を用いる。

これら一連の製造工程によって１本実施例のＢｉ　ＣＭ
　ＯＳは完成する。なお、この後に、保護膜等の処理工
程を施してもよい。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）エツチング速度が異なる絶縁膜で導電層間の眉間
絶縁膜を形成し、この眉間絶縁膜に接続孔を形成するこ
とにより、下部導電層の表面部の削れ、汚染物の堆積等
を抑制することができるので、半導体素子の電気的特性
のバラツキを低減することができる。

（２）前記（１）により、下部導電層の表面部の削れ、
汚染物の堆積等を抑制することができるので、上部導電
層との接触抵抗値を低減することができる。

（３）前記（１）により、半導体集積回路装置の電気的
特性の劣化を抑制することができる。

以上１本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが１本発明は、前記実施例に
限定されるものでなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、ＳＲＡＭを備えたＢ
ｉＣＭＯ５に適用した例について説明したが、ＤＲＡＭ
を備えたＢｉＣＭＯ８に適用してもよい。また、ＢｉＣ
ＭＯ３に限定されるものでなく、バイポーラトランジス
タを備えた半導体集積回路装置、ＭＯＳＦＥＴ又はＣｕ
Ｏ２を備えた半導体集積回路装置に適用してもよい

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するためのＢｉＣＭ
Ｏ８（７１要部断面図。 第２図乃至第５図は１本発明の一実施例の製造方法を説
明するための各製造工程におけるＢｉＣＭＯ５の要部断
面図である。

Claims (1)

1. 【特許請求の範囲】 １、他の領域と電気的に分離された所定の導電型の半導
   体領域の主面上部に、第１の絶縁膜とそれとエッチング
   速度が異なる第２の絶縁膜とを順次積層する工程と、前
   記半導体領域の所定上部の第２の絶縁膜と第１の絶縁膜
   とを順次除去して接続孔を形成する工程と、該接続孔を
   通して前記半導体領域と電気的に接続するように、第２
   の絶縁膜上部に導電層を形成する工程とを備えたことを
   特徴とする半導体集積回路装置の製造方法。 ２、前記第１の絶縁膜は、第２の絶縁膜よりも薄い膜厚
   で形成されてなることを特徴とする特許請求の範囲第１
   項に記載の半導体集積回路装置の製造方法。 ３、前記第１の絶縁膜は、第２の絶縁膜のエッチングス
   トッパ膜として使用してなることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置の製造方法。 ４、前記第１の絶縁膜は、窒化シリコン膜で形成し、前
   記第２の絶縁膜は、酸化シリコン膜で形成してなること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置の製造方法。 ５、前記第１の絶縁膜は、容量素子を構成してなること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置の製造方法。