JP2596405B2

JP2596405B2 - 半導体集積回路装置の製造方法

Info

Publication number: JP2596405B2
Application number: JP7261181A
Authority: JP
Inventors: 幸男谷垣; 朗高松; 修二池田; 佐々木勝人; 昌山本; 淳義小池; 俊二守部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-10-09
Filing date: 1995-10-09
Publication date: 1997-04-02
Anticipated expiration: 2012-04-02
Also published as: JPH0897289A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、導電層の低抵抗化に関
するものであり、特に、半導体集積回路装置の導電層の
低抵抗化に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置のＭＩＳＦＥＴのゲ
ート電極及びフィールド絶縁膜上を延在する配線等にモ
リブデン、タングステン等の高融点金属のシリサイド層
（以下、単にシリサイド層という）を用いることが考え
られている。前記シリサイド層が多結晶シリコン層より
抵抗値が小さく、また高温の熱処理に耐え得るからであ
る。なお、高融点金属層又はシリサイド層によってＭ
ＩＳＦＥＴのゲート電極を形成する技術については、例
えば、日経マグロウヒル社発行、日経エレクトロニク
ス、別冊「マイクロデバイセズ」１９８３年８月２２日
発行、ｐ１１８〜１１９に記載されている。

【０００３】

【発明が解決しようとする課題】本発明者は、シリサイ
ド層からなる第１層目の配線に多結晶シリコン層からな
る第２層目の配線を接続し、さらに前記シリサイド層か
らなる第１層目の配線に、前記シリサイド層と多結晶シ
リコン層との接続部分に隣接してアルミニウム層からな
る第３層目の配線を接続すると、第１層目の配線、すな
わちシリサイド層と第２層目の配線、すなわち多結晶シ
リコン層との接続部分の抵抗値が著しく高くなることを
実験により見出した。

【０００４】本発明者は、ｎチャネルＭＩＳＦＥＴのソ
ース、ドレインを形成するためのヒ素（Ａｓ）のイオン
打込みによって前記シリサイド層からなる配線が大きな
ダメージを受けるため、このことが原因となってシリサ
イド層と多結晶シリコン層あるいはアルミニウム配線層
との接続部分の抵抗値が増加するものと考えている。本
発明の目的は、導電層の接続抵抗の低下を図る技術を提
供することにある。本発明の前記ならびにその他の目的
と新規な特徴は、本発明書の記述及び添付図面によって
明らかになるであろう。

【０００５】

【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を簡単に説明すれ
ば、下記のとおりである。

【０００６】すなわち、第１導電層とこれに接続する複
数の第２導電層との接続部分のうち第１の接続部分の第
１導電層内の不純物濃度をそれ以外の第２の接続部分の
第１導電層内の不純物濃度より低くしたものである。つ
まり、本発明は半導体基体主面上にシリサイド層を含む
第１導電層を形成する工程と、前記第１導電層表面のコ
ンタクト部分に不純物が導入されないような保護膜を形
成する工程と、しかる後前記第１導電層が形成されてい
ないところの半導体基体主面内の一部にＡｓイオン打ち
込みによる不純物を導入する工程と、前記コンタクト部
分における保護膜を除去して前記第１導電層を露出させ
る工程と、露出した前記第１導電層に対してその第１導
電層とは異なる導電材料から成る第２導電層を接続する
工程とを含むことを特徴としている。

【０００７】

【作用】高融点金属又はそのシリサイドからなる第１導
電層と、アルミニウム層からなる第２導電層とのコンタ
クト部分における前記第１導電層に高濃度のヒ素のイオ
ン打込みをしないことにより、前記第１導電層のダメー
ジをなくし、前記第１導電層と第２導電層との接続部分
の抵抗値を低減することができる。

【０００８】

【実施例】実施例はスタティックランダムアクセスメモ
リ（ＳＲＡＭ）について説明する。まず、構成を説明
し、次に製造方法を説明する。

【０００９】図１はＳＲＡＭの平面図であり、領域Ａは
メモリセルの平面図、領域Ｂはデコーダ回路、バッファ
回路等の周辺回路を構成するＭＩＳＦＥＴの平面図、図
２は図１の領域ＡのＡ−Ａ切断線における断面図、図３
は図１の領域ＢのＢ−Ｂ切線線における断面図、図４は
図１の領域ＢのＣ−Ｃ切断線における断面図である。な
お、図１は構成を見易くするためにフィールド絶縁膜以
外の絶縁膜を図示していない。

【００１０】図１乃至図４において、ｐ^-単結晶シリコ
ンからなる半導体基板１の領域ＢにＰチャネルＭＩＳＦ
ＥＴを設けるためのｎ^-型ウエル領域２を設けている。
ウエル領域２を含む半導体基板１の表面には酸化シリコ
ン膜からなるフィールド絶縁膜３を設けており、フィー
ルド絶縁膜３の下のウエル領域２を除く半導体基板１の
表面にはｐ型チャネルストッパ領域４を設けている。

【００１１】メモリセルはフリップフロップ回路とスイ
ッチ用ＭＩＳＦＥＴとからなるが、これらフリップフロ
ップ回路及びスイッチ用ＭＩＳＦＥＴの構成を図１の領
域Ａ及び図２に示す。すなわち、前記フリップフロップ
回路は、多結晶シリコン層５Ａの上に高融点金属（Ｍ
ｏ、Ｔａ、Ｔｉ、Ｗ）のシリサイド層５Ｂを積層して構
成したゲート電極５、酸化シリコン膜からなるゲート絶
縁膜６、ソース、ドレイン領域であるｎ+型半導体領域
７及び多結晶シリコン層からなり１〔ＧΩ〕程度の抵抗
値を有する抵抗素子Ｒとで構成している。なお、ゲート
電極５を構成する多結晶シリコン層５Ａ及びシリサイド
層５Ｂの平面パターンは同じである。ゲート電極５の端
部はゲート絶縁膜６を選択的に除去してなる開口８を通
して半導体基板１の表面に被着している。このゲート電
極５の被着した部分から半導体基板１中にｎ型不純物、
例えばリン（Ｐ）を拡散してｎ+型半導体領域７Ａを形
成している。このｎ+型半導体領域７Ａ以外のｎ+型半導
体領域７はイオン打込みによるものである。前記抵抗素
子Ｒの両端にはそれと同層の多結晶シリコン層からなる
導電層９が一体に形成してある。この導電層９が接続孔
１０を通して前記開口８の上部におけるゲート電極５
（シリサイド層５Ｂ）の端部に接続している。すなわ
ち、抵抗素子Ｒはゲート電極５に接続している。なお、
開口８及び接続孔１０の平面パターンは同様であるの
で、図１では点線からなる同一の口の部分に符号８及び
１０を付して示している。抵抗素子Ｒの他端は導電層９
によって電源電位Ｖ_CC、例えば５〔Ｖ〕に接続してい
る。ゲート電極５と抵抗素子Ｒ及び導電層９とは酸化シ
リコン膜からなる絶縁膜１１によって絶縁している。

【００１２】一方、夫々のメモリセルは２個の選択用Ｍ
ＩＳＦＥＴを備えている。これら選択用ＭＩＳＦＥＴ
は、ワード線ＷＬと一体に形成したゲート電極５、ゲー
ト絶縁膜６及びソース、ドレイン領域であるｎ+型半導
体領域７からなる。図１に示すように、一方の選択用Ｍ
ＩＳＦＥＴの半導体領域７とフリップフロップ回路の半
導体領域７とは一体に形成してある。他の選択用ＭＩＳ
ＦＥＴの半導体領域７とフリップフロップ回路のＭＩＳ
ＦＥＴの半導体領域７とは一体となっていない。選択用
ＭＩＳＦＥＴの一方の半導体領域７の上にも接続孔１０
が設けてあり、この接続孔１０を通して前記導電層９が
選択用ＭＩＳＦＥＴの半導体領域７に接続している。す
なわち、半導体領域７が一体となっていない選択用ＭＩ
ＳＦＥＴとフリップフロップ回路のＭＩＳＦＥＴとは、
導電層９によって接続している。ワード線ＷＬ及びゲー
ト電極５は、前記フリップフロップ回路のゲート電極５
と同様に、多結晶リシコン層５Ａの上にシリサイド層５
Ｂを積層して構成したものである。なお、ゲート絶縁膜
６の上がゲート電極５であり、フィールド絶縁膜３の上
がワード線ＷＬである。選択用ＭＩＳＦＥＴの一方のｎ
+型半導体領域７には、アルミニウム層からなるデータ
線ＤＬ₁、ＤＬ₂が接続孔１２を通して接続している。デ
ータ線ＤＬ₁、ＤＬ₂と、前記抵抗素子Ｒ及び導電層９と
は、例えばＰＳＧと窒化シリコン膜とで構成した絶縁膜
１３によって絶縁している。

【００１３】次に、領域Ｂにおけるｐチャネル及びチャ
ネルＭＩＳＦＥＴの構成を図１、図３及び図４を用いて
説明する。

【００１４】ｐチャネルＭＩＳＦＥＴは、ゲート電極
５、ゲート絶縁膜６及びソース、ドレイン領域であるｐ
+型半導体領域１４からなる。ゲート電極５は、メモリ
セルのフリップフロップ用及び選択用ＭＩＳＦＥＴのゲ
ート電極５及びワード線ＷＬと同様に、多結晶リシコン
層５の上に高融点金属のシリサイド層５Ｂを積層して構
成している。また、ゲート絶縁膜６は酸化シリコン膜か
らなる。後述するｎチャネルＭＩＳＦＥＴのゲート電極
５及びゲート絶縁膜６も同様である。ｎチャネルＭＩＳ
ＦＥＴは、ゲート電極５、ゲート絶縁膜６及びソース、
トレイン領域であるｎ+型半導体領域７からなる。

【００１５】図１の領域Ｂには１つのｐチャネルＭＩＳ
ＦＥＴと２つのｎチャネルＭＩＳＦＥＴとを示してい
る。前記ｐチャネルＭＩＳＦＥＴと１つのｎチャネルＭ
ＩＳＦＥＴとでインバータを構成している。インバータ
に隣接して１つのｎチャネルＭＩＳＦＥＴ（符号Ｑｎに
よって示したＭＩＳＦＥＴ）が設けてある。インバータ
のｎチャネルＭＩＳＦＥＴのゲート電極５は、フィール
ド絶縁膜３上を延在する記録１５と一体に形成してあ
る。すなわち、フィールド絶縁膜３の上の部分が配線１
５であり、ゲート絶縁膜６の上の部分がゲート電極５で
ある。前記配線１５が半導体基板１のインバータと異る
ｎチャネルＭＩＳＦＥＴＱｎが設けてある表面に開口１
６を通して接続している。なお、図１は開口１６のパタ
ーンを示したものであり、ゲート絶縁膜６は図示してい
ない。前記配線１５が被着している部分の半導体領域７
Ａは、メモリセルと同様に、多結晶シリコン層５Ａから
の不純物の拡散によって形成したものである。また、配
線１５とｐチャネルＭＩＳＦＥＴのゲート電極５とが、
メモリセルの抵抗素子Ｒと同層の多結晶シリコン層から
なる配線１７によって接続孔１８を適して接続してい
る。すなわち、配線１７はゲート電極５と同層の配線１
５の上面に被着している。また、配線１７の下にはゲー
ト電極５と同層の配線１５（以下、配線１５Ａという）
が延在している。この配線１５Ａは、ゲート電極５と同
様に、多結晶シリコン層５Ａの上にシリサイド層５Ｂを
設けて構成したものであり、後述する信号配線１９と図
示していない例えばＭＩＳＦＥＴのゲート電極とを接続
している。前記ゲート電極５と一体に形成されている配
線１５の端部の上面にはアルミニウム層からなる信号配
線１９が接続孔２０を通して接続している。すなわち、
配線１５を構成するシリサイド層５Ｂの上には、多結晶
シリコン層からなる配線１７とアルミニウム層からなる
信号配線１９とが接続している。なお、信号配線１９を
形成するためのアルミニウム層は、データ線ＤＬ₁、Ｄ
Ｌ₂と同層のアルミニウム層である。

【００１６】一方、ゲート電極５、配線１５、１５Ａを
構成するためのシリサイド層５Ｂには、領域Ａのメモリ
セル及び領域ＢのｎチャネルＭＩＳＦＥＴのソース、ド
レイン領域であるｎ+型半導体領域７を形成する際のイ
オン打込みによって素（Ａｓ）を導入している。これ
は、シリサイド層５Ｂの下の多結晶シリコン層５Ａ中の
ｎ型不純物、例えばリンが外部雰囲気中へ拡散するのを
防止、あるいは低減するためである。しかし、本実施例
では、シリサイド層５Ｂのアルミニウム層、すなわち信
号配線１９が接続している部分には前記ヒ素を導入して
いない。これは、前記アルミニウム層からなる配線１９
が接続する部分に隣接して設けられている配線（多結晶
シリコン層）１７とシリサイド層５Ｂとの接続部分の抵
抗値の増加を防止するためである。なお、このことにつ
いては製造工程を説明する際に詳述する。

【００１７】インバータを構成しているｐチャネルＭＩ
ＳＦＥＴのドレイン領域には、アルミニウム層からなる
導電層１９Ａが接続孔２０を通して接続している。導電
層１９Ａは電源電位Ｖ_CC、例えば５〔Ｖ〕の電源端子に
接続している。また、インバータのｐチャネル及びｎチ
ャネルＭＩＳＦＥＴのドレイン領域には、アルミニウム
層からなる導電層１９Ｂが接続孔２０を通して接続して
いる。導電層１９ｐは、インバータの出力端子となる。
インバータのｎチャネルＭＩＳＦＥＴ及びインバータに
隣接したｎチャネルＭＩＳＦＥＴのソース領域には、ア
ルミニウム層からなる導電層１９Ｃが接続孔２０を通し
て接続している。導電層１９Ｃは、回路の接地電位
Ｖ_SS、例えば０〔Ｖ〕の電源端子に接続している。

【００１８】ｎチャネルＭＩＳＦＥＴＱｎのゲート電極
５の上面にアルミニウム層からなる導電層１９が接続孔
２０を通して接続している。また、前記多結晶シリコン
層からなる配線１７の下を延在する配線１５Ａの端部に
は、アルミニウム層からなる信号配線１９が接続孔２０
を通して接続している。

【００１９】配線１５、１５Ａ及びゲート電極５と、多
結晶シリコン層からなる配線１７との間は、領域Ａと同
様に、酸化シリコン膜からなる絶縁膜１１によって絶縁
している。さらに、配線１７と、アルミニウム層からな
る信号配線１９及び導電層１９Ａ、１９Ｂ、１９Ｃとの
間は、領域Ａと同様に、例えばＰＳＧの上に窒化シリコ
ン膜を積層して構成した絶縁膜１３によって絶縁してい
る。

【００２０】次に、本実施例のＳＲＡＭの製造方法を説
明する。なお、製造工程を説明するための平面図におけ
る領域Ａはメモリセルの平面図であり、領域Ｂは周辺回
路を構成するＭＩＳＦＥＴの平面図である。

【００２１】（１）フィールド絶縁膜形成工程図５に示すように、領域Ｂにｎ^-型ウエル領域２を形成
した後に、半導体素子が設けられる領域を除く半導体基
板１及びウエル領域２の全表面を酸化することによりフ
ィールド絶縁膜３を形成する。なお、チャネルストッパ
領域４は、フィールド絶縁膜３を形成する以前に、イオ
ン打込みによってボロン（Ｂ）等のｐ型不純物を導入し
ておき、このｐ型不純物をフィールド絶縁膜３の形成時
に拡散することにより形成する。次に、フィールド絶縁
膜３から露出している半導体基板１及びウエル領域２の
全表面を酸化してゲート絶縁膜６を形成する。

【００２２】（２）ゲート絶縁膜の選択的除去工程次に、図６に示すように、領域Ａにおいてはメモリセル
のゲート電極５が被着する部分、領域Ｂにおいてはｎチ
ャネルＭＩＳＦＥＴＱｎのドレイン領域の配線１５が被
着して設けられる部分のゲート絶縁膜６を選択的に除去
して開口８、１６を形成する。エッチングのマスクはレ
ジスト膜を用いる。開口８、１６からは半導体基板１の
表面が露出している。なお、図６はチャネルストッパ領
域４を図示していない。以下の製造工程を説明するため
の平面図もチャネルストッパ領域４を図示していない。

【００２３】（３）ゲート電極形成工程図７の領域ＡのＡ−Ａ切断線における断面を図８、領域
ＢのＢ−Ｂ切断線における断面を図９、領域ＢのＣ−Ｃ
切断線における断面を図１０に示す。なお、図７はゲー
ト絶縁膜６を図示していない。

【００２４】まず、半導体基板１上の全面に、例えばＣ
ＶＤによって多結晶シリコン層５Ａを形成する。この
後、多結晶シリコン層５Ａの全域にイオン打込み、熱拡
散等によってｎ型不純物、例えばリンを導入する。次
に、アニールによって多結晶シリコン層の低抵抗化を図
るとともに、開口８、１６を通して多結晶シリコン層５
Ａの半導体基板１に被着している部分から半導体基板１
内に前記ｎ型不純物を拡散してｎ+型半導体領域７Ａを
形成する。すなわち、領域Ａ及び領域Ｂに不純物の拡散
によるｎ+型半導体領域７Ａが設けられる。次に、例え
ばＣＶＤによって高融点金属（Ｍｏ，Ｔａ，Ｔｉ，Ｗ）
のシリサイド層５Ｂを多結晶シリコン層５Ａの上に形成
する。

【００２５】次に、図１１に示すように、多結晶シリコ
ン層５Ａ及びシリサイド層５Ｂをエッチングによってパ
ターニングして、ゲート電極５、ワード線ＷＬ及びそれ
らと同層の配線１５，１５Ａを形成する。エッチングの
マスクにはレジスト膜を用いる。このレジスト膜からな
るマスクは、エッチングの後に除去する。なお、領域Ａ
におけるゲート電極５の端部、すなわち開口８を通して
半導体基板１に被着する部分と、領域Ｂにおける配線１
５の開口１６を通して半導体基板１に被着する部分は、
それぞれの開口８、１６より大きくならないようにす
る。すなわち、マスク合せ余裕を設ける。後に、イオン
打込みによって形成するｎチャネルＭＩＳＦＥＴのソー
ス、ドレイン領域であるｎ+型半導体領域７と先に拡散
によって形成したｎ+型半導体領域７Ａとの接続を良好
に行うためである。

【００２６】（４）ｎチャネルＭＩＳＦＥＴのソース、
ドレイン形成工程図１２の領域ＡのＡ−Ａ切断線における断面を図１３、
領域Ｂ−Ｂ切断線における断面を図１４、領域ＢのＣ−
Ｃ切断線における断面を図１５に示す。

【００２７】なお、図１２はゲート絶縁膜６を図示して
いない。以後の工程の説明に用いる平面図も同様であ
る。ただし、開口８、１６は図示する。

【００２８】まず、ｐチャネルＭＩＳＦＥＴが設けられ
る領域をレジストマスク２１によって覆う。レジストマ
スク２１は、ウエル領域２に電源電位Ｖｃｃを印加する
ために、フィールド絶縁膜３が設けられていない部分、
すなわち電源電位Ｖｃｃの導電層１９Ａが被着して設け
られる部分を覆わないように形成する。また、ゲート電
極５と同層の配線１５において、後にアルミニウム層か
らなる配線１９が接続される部分をレジストマスク２１
によって覆う。すなわち、配線１９のアルミニウム層１
９が接続される部分にはｎチャネルＭＩＳＦＥＴのソー
ス、ドレイン領域であるｎ+型半導体領域７を形成する
ためのイオン打込み時に、不純物を導入しないようにす
る。次に、イオン打込みによってリン等より拡散係数の
小さいｎ型不純物例えばヒ素をイオン打込みによって半
導体基板１の表面に導入する。イオン打込みのエネルギ
ーは８０［ＫｅＶ］程度、ドーズ量は１×１０¹⁶［ａｔ
ｏｍｓ／cm²］程度である。イオン打込みの後、レジス
トマスク２１を除去し、この後アニールして領域Ａのメ
モリセルのｎ+型半導体領域７及び領域Ｂのｎチャネル
ＭＩＳＦＥＴのｎ+型半導体領域７を形成する。ウエル
領域２の電源電位が印加される表面にもｎ+型半導体領
域７を形成する。前記イオン打込みを利用して、配線１
５のシリサイド層１５、１５Ａにｎ型不純物を導入す
る。シリサイド層１５、１５Ａの下の多結晶シリコン層
５Ａ中のｎ型不純物が外部雰囲気中に拡散するのを防
止、又は低減するためである。ところが、前記イオン打
込みによってシリサイド層５Ｂがダメージを受ける。し
かし、配線１５、すなわちシリサイド層５Ｂのアリミニ
ウム層からなる配線１９が接続する部分はレジストマス
ク２１によって覆っているため、前記イオン打込みによ
るダメージを受けることはない。したがって、後に、シ
リサイド層５Ｂとアルミニウム層１９との接続する部分
に近接して同一のシリサイド層５Ｂに接続される多結晶
シリコン層１５との接続抵抗が増加することがなくな
る。

【００２９】（５）ｐチャネルＭＩＳＦＥＴのソース、
ドレイン形成工程次に、図１６に示すように、ｐチャネルＭＩＳＦＥＴが
設けられる領域を露出するレジストマスク２２を半導体
基板１上に全域に形成する。なお、レジストマスク２２
はウエル領域２に電源電位Ｖｃｃを印加するための導電
層１９Ａが被着する部分の上にも形成する。次に、ｐ型
不純物、例えばボロン（Ｂ）をイオン打込みによってウ
エル領域２の表面に導入する。このイオン打込みの後レ
ジストマスク２２を除去し、この後アニールしてｐチャ
ネルＭＩＳＦＥＴのソース、ドレイン領域であるｐ+型
半導体領域１４を形成する。

【００３０】（６）第１層目の層間絶縁膜及び抵抗素子
形成工程図１７の領域ＡのＡ−Ａ切断線における断面を図１８、
領域ＢのＢ−Ｂ切断線における断面を図１９、領域Ｂの
Ｃ−Ｃ切断線における断面を図２０に示す。なお、図１
７はフィールド絶縁膜３以外の絶縁膜を図示していな
い。

【００３１】半導体基板１上の全面に、例えばＣＶＤに
よる酸化シリコン膜によって絶縁膜１１を形成する。次
に、例えばドライエッチングによって絶縁膜１１を選択
的に除去して領域Ａの接続孔１０及び領域Ｂの接続孔１
８を形成する。次に、例えばＣＶＤによって多結晶シリ
コン層２３を半導体基板１上の全面に形成する。この多
結晶シリコン層２３は、先に形成した接続孔１０を通し
て領域Ａではゲート電極５の上面に被着し、領域Ｂにお
いては半導体基板１の表面に被着している。次に、多結
晶シリコン層２３の抵抗素子Ｒとなる部分の上にレジス
トマスク２４を形成する。次に、ｎ型不純物、例えばリ
ンをイオン打込みによって前記多結晶シリコン層２３内
に導入する。イオン打込みの後、レジストマスク２４を
除去する。

【００３２】次に、図２１に示すように、前記多結晶シ
リコン層２３をエッチングによってパターニングして領
域Ａに抵抗素子Ｒ及び導電層９、領域Ｂに配線１７をそ
れぞれ形成する。エッチングのマスクにはレジスト膜を
用いる。このマスクはエッチングの後、除去する。

【００３３】以後の工程を図１乃至図４を用いて説明す
る。

【００３４】半導体基板１上の全面に、例えばＣＶＤに
よってＰＳＧ、窒化シリコン膜等を積層して第２層目の
層間絶縁膜１３を形成する。次に、領域Ａではスイッチ
用ＭＩＳＦＥＴのｎ+型半導体領域７の上の絶縁膜１
１、１３及びゲート絶縁膜６をエッチングによって選択
的に除去して接続孔１２を形成する。領域Ｂではｐチャ
ネルＭＩＳＦＥＴのｐ+型半導体領域１４及びｎチャネ
ルＭＩＳＦＥＴのｎ+型半導体領域７の上の絶縁膜１
３、１１及びゲート絶縁膜６を選択的に除去し、またゲ
ート電極５あるいはゲート電極５と同層の配線１５の端
部の上の絶縁膜１１、１３を選択的に除去して接続孔２
０を形成する。ウエル領域２のフィールド絶縁膜３から
露出する部分の上の絶縁膜１１、１３及びゲート絶縁膜
６を除去して接続孔２０を形成する。エッチングには、
例えばドライエッチングを用い、このエッチングの後、
前記接続孔２０から露出している半導体基板１、ウエル
領域２あるいは配線１５の表面をウエットエッチングに
よって洗浄する。

【００３５】次に、例えばスパッタによってアルミニウ
ム層を半導体基板１上の全面に形成し、このアルミニウ
ム層を例えばドライエッチングによって選択的に除去し
て領域Ａにデータ線ＤＬ₁，ＤＬ₂を形成し、同様に領域
Ｂに導電層１９Ａ、１９Ｂ、１９Ｃ及び信号配線１９を
形成する。

【００３６】本発明者の実験によれば、シリサイド層５
Ｂのアルミニウム層１９が接続する部分に１×１０
¹⁶［ａｔｏｍｓ／cm²］程度の高濃度のヒ素がイオン打
込みされていると、その接続部分に隣接する多結晶シリ
コン層１５との接続部分の抵抗値が１×１０⁹［Ω］程
度に異常に高くなる。ところが、図１２の工程で説明し
たように、シリサイド層５Ｂのアルミニウム層１９が接
続する部分にヒ素のイオン打込みを行わないと、その接
続部分に隣接する多結晶シリコン層１５との接続部分の
抵抗値は５０〜１００［Ω］程度に低減される。したが
って、前記多結晶シリコン層１５を伝播する信号の遅延
が低減する。すなわち、本実施例では、前記多結晶シリ
コン層１５中を伝播する信号によって駆動されるｐチャ
ネルＭＩＳＦＥＴの動作速度が向上する。

【００３７】前記アルミニウム層からなる信号配線１
９、導電層１９Ａ、１９Ｂ、１９Ｃ及びデータ線Ｄ
Ｌ₁、ＤＬ₂を形成した後に、図示していないが、最終保
護膜として、例えばＣＶＤによってＰＳＧ、窒化シリコ
ン膜を積層する。

【００３８】なお、前記の製造工程では、第１層目の導
電層、すなわち、メモリセルのゲート電極５、ワード線
ＷＬ、周辺回路のゲート電極５及び配線１５を多結晶シ
リコン層５Ａの上にシリサイド層５Ｂを積層した２層膜
としたが、多結晶シリコン層５Ａの上に高融点金属を積
層した２層膜としてもよい。さらに、前記高融点金属又
はシリサイド層５Ｂのみで形成してもよい。

【００３９】一方、本発明者は、シリサイド層５Ｂ内に
導入する不純物をヒ素でなく、リン（Ｐ）とすることに
より、そのシリサイド層５Ｂと多結晶シリコン層５Ａと
の接続部分の抵抗の増加を防止できることを実験により
確認している。

【００４０】既に述べたように、ｎチャネルＭＩＳＦＥ
Ｔのｎ+型半導体領域７の形成にはヒ素を用いたのが好
ましいが、このヒ素のイオン打込み時にシリサイド層５
Ｂにダメージが加らないようにし、かつシリサイド層５
Ｂ内にリンを導入するには次のようにすればよい。

【００４１】すなわち、図７乃至図１０の工程におい
て、半導体基板１上の全面に、多結晶シリコン層５Ａと
シリサイド層５Ｂとの２層膜を形成した後、そのシリサ
イド層５Ｂの全上面にリンをイオン打込みによって導入
する。打込みエネルギーは５０［ＫｅＶ］程度、ドーズ
量は１×１０¹⁶［ａｔｏｍｓ／cm²］程度でよい。この
後、シリサイド層５Ｂ及びその下の多結晶シリコン層５
Ａをエッチングによってパターニングする。このエッチ
ングに用いたレジストマスクは、エッチング後は除去せ
ずに残存させる。次に、ｎチャネルＭＩＳＦＥＴのソー
ス、ドレイン領域であるｎ+型半導体領域７を形成する
ためのイオン打込み用のレジストマスクを形成する。す
なわち、レジストマスクはエッチングに用いたレジスト
マスクと、新に形成したイオン打込み用のレジストマス
クとからなる。なお、新に形成するイオン打込み用のレ
ジストマスクは、ｐチャネルＭＩＳＦＥＴが設けられる
領域のみを覆えばよい。次に、ヒ素をイオン打込みによ
って半導体基板１内に導入してｎチャネルＭＩＳＦＥＴ
のソース、ドレイン領域であるｎ+型半導体領域７を形
成すればよい。シリサイド層５Ｂの上にはエッチングに
用いたレジストマスクが残存しているので、シリサイド
層５Ｂが前記イオン打込みによってダメージを受けるこ
とがない。

【００４２】一方、前記製造工程では、シリサイド層５
Ｂのアルミニウム層１９が接続する部分にはｎ型不純
物、ｐ型不純物のいずれも導入しなかったが、そのシリ
サイド層５Ｂのアルミニウム層１９が接続する部分にｐ
型不純物、例えばボロン（Ｂ）を導入することもでき
る。次のようにすればよい。まず、図１２の工程と同様
に、ｎチャネルＭＩＳＦＥＴのｎ+型半導体領域１４を
形成する。したがって、シリサイド層５Ｂのアルミニウ
ム層１９が接続する部分には、ヒ素を導入していない。
次に、ｐチャネルＭＩＳＦＥＴのソース、ドレイン領域
であるｐ+型半導体領域１４を形成するのであるが、こ
のときのイオン打込み用のレジストマスク２５は図２２
に示したようなパターンに形成する。図２２は、図１２
と同様の部分を示した平面図である。すなわち、レジス
トマスク２５は前記シリサイド層５Ｂのアルミニウム層
１９が接続する部分を開口２６したパターンとする。こ
のようなパターンのレジストマスク２５を形成すること
により、ｐチャネルＭＩＳＦＥＴのｐ+型半導体領域１
４を形成するためのイオン打込みによって、前記シリサ
イド層５Ｂのアルミニウム層１９が接続する部分にボロ
ンを導入することができる。このボロンのイオン打込み
がシリサイド層５Ｂの露出している部分に与えるダメー
ジは、前記ｎチャネルＭＩＳＦＥＴのソース、ドレイン
領域を形成するためのイオン打込み時にシリサイド層５
Ｂが受けるダメージより小さい、したがって、シリサイ
ド層５Ｂとアルミニウム層１９との接続部分に隣接し同
一のシリサイド層５Ｂに接続される多結晶シリコン層か
らなる配線１５との接続部分の抵抗値が異常に増加する
ことはない。また、シリサイド層５Ｂのアルミニウム層
１９が接続する部分にボロンを導入することにより、そ
のシリサイド層１９とアルミニウム層１９との接続部分
の下の多結晶シリコン層５Ａ中のｎ型不純物、例えばリ
ンの多結晶シリコン層５Ａ外への拡散を防止、又は低減
できる。

【００４３】さらに、本実施例によれば、前記シリサイ
ド層５Ｂのアルミニウム層１９が接続する部分に、低濃
度のヒ素を導入することもできる。次のようにする。

【００４４】まず、図１２に示したように、半導体基板
１上にｐチャネルＭＩＳＦＥＴが設けられる領域を露出
するレジストマスク２１を形成する。次に、半導体基板
１の表面にヒ素をイオン打込みによって導入するのであ
るが、このイオン打込みのドーズ量は、５×１０¹⁵［ａ
ｔｏｍｓ／cm²］程度にする。すなわち、前記製造工程
におけるヒ素のイオン打込みのドーズ量の半分程度であ
る。打込みエネルギーは、８０［ＫｅＶ］程度でよい。
このイオン打込みの後、図１２に示したレジストマスク
２１は除去する。次に、図２３に示すように、半導体基
板１上に新にｎチャネル型ＭＩＳＦＥＴのソース、ドレ
イン領域形成用のレジストマスク２７を形成する。図２
３は、図１２と同様の部分の平面図である。図１２と図
２３を比較するとわかるように、図２３に示した新なレ
ジストマスク２３は、シリサイド層５Ｂのアルミニウム
層１９が接続する部分（二点鎖線で囲んだ部分）を露出
している。次に、イオン打込みによってヒ素を再度、半
導体基板１内に導入する。ドーズ量及び打込みエネルギ
ーは前記と同様でよい。このように、ｎチャネルＭＩＳ
ＦＥＴのソース、ドレイン領域を形成するためのイオン
打込みを２回に分ることにより、シリサイド層５Ｂのア
ルミニウム層１９が接続する部分に低濃度のヒ素を導入
することができる。このように、シリサイド層５Ｂのア
ルミニウム層１９が接続する部分に導入するヒ素のドー
ズ量を低濃度にすることにより、その接続部分が受ける
ダメージが低減される。

【００４５】

【発明の効果】本願によって開示された新規な技術によ
れば、次の効果を得ることができる。（１）．高融点金属又はそのシリサイドからなる第１導
電層と、アルミニウム層からなる第２導電層との接続部
分における前記第１導電層に高濃度のヒ素のイオン打込
みをしないことにより、前記第１導電層と第２導電層と
の接続部分に隣接して設けられる前記第１導電層と多結
晶シリコン層からなる第３導電層との接続部分の抵抗値
を低減することができる。

【００４６】（２）．前記（１）により、前記第１導電
層及び第３導電層に接続している半導体素子の動作速度
の高速化を図ることができる。

【００４７】（３）．前記（１）における第１導電層の
高濃度のヒ素のイオン打込みを行わない部分、すなわち
第１導電層の第２導電層が接続する部分にダメージの少
ないボロン、リンあるいは低濃度のヒ素を導入すること
により、第１導電層と第３導電層との接続部分の抵抗値
の低下を図ることができるとともに、前記第１導電層の
下に設けられかつその第１導電層と同一パターンで延在
する多結晶シリコン層内の不純物の外部への拡散を低減
できる。

【００４８】以上、本願を実施例にもとずき具体的に説
明したが、本発明は前記実施例に限定されるものではな
くその要旨を逸脱しない範囲において種々変形可能であ
るということはいうまでもない。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置
（ＳＲＡＭ）の要部平面図である。

【図２】図１の半導体集積回路装置におけるＡ−Ａ切断
線の断面図である。

【図３】図１の半導体集積回路装置におけるＢ−Ｂ切断
線における断面図である。

【図４】図１の半導体集積回路装置におけるＣ−Ｃ切断
線における断面図である。

【図５】図１の半導体集積回路装置の製造工程中におけ
る要部平面図である。

【図６】図５に続く半導体集積回路装置の製造工程中に
おける要部平面図である。

【図７】図６に続く半導体集積回路装置の製造工程中に
おける要部平面図である。

【図８】図７の半導体集積回路装置の製造工程中におけ
るＡ−Ａ切断線の断面図である。

【図９】図７の半導体集積回路装置の製造工程中におけ
るＢ−Ｂ切断線の断面図である。

【図１０】図７の半導体集積回路装置の製造工程中にお
けるＣ−Ｃ切断線の断面図である。

【図１１】図７に続く半導体集積回路装置の製造工程中
における要部平面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部平面図である。

【図１３】図１２の半導体集積回路装置の製造工程中に
おけるＡ−Ａ切断線の断面図である。

【図１４】図１２の半導体集積回路装置の製造工程中に
おけるＢ−Ｂ切断線の断面図である。

【図１５】図１２の半導体集積回路装置の製造工程中に
おけるＣ−Ｃ切断線の断面図である。

【図１６】図１２に続く半導体集積回路装置の製造工程
中における要部平面図である。

【図１７】図１６に続く半導体集積回路装置の製造工程
中における要部平面図である。

【図１８】図１７の半導体集積回路装置の製造工程中に
おけるＡ−Ａ切断線の断面図である。

【図１９】図１７の半導体集積回路装置の製造工程中に
おけるＢ−Ｂ切断線の断面図である。

【図２０】図１７の半導体集積回路装置の製造工程中に
おけるＣ−Ｃ切断線の断面図である。

【図２１】図１７に続く半導体集積回路装置の製造工程
中における要部平面図である。

【図２２】本発明の変形例を説明するための半導体集積
回路装置の製造工程中における要部平面図である。

【図２３】本発明の他の変形例を説明するための半導体
集積回路装置の製造工程中における要部平面図である。

【符号の説明】

１半導体基板、２ウエル領域、３フィールド絶縁膜４チャネルストッパ領域５，５Ａ，５Ｂ，９，１５，１５Ａ，１７，１９，１９
Ａ，１９Ｂ，１９Ｃ，ＤＬ，ＷＬ導電層６，１１，１３絶縁膜、７，７Ａ，１４半導体領域、８，１０，１２，１６，１８，２０接続孔、Ｒ抵抗素子、２６レジストマスク２５の開口、２１，２２，２４，２５，２７レジストマスク、２３多結晶シリコン層

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木勝人東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者山本昌東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者小池淳義東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者守部俊二東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (56)参考文献特開昭56−32745（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】半導体基体主面上にシリサイド層を含む
第１導電層を形成する工程と、前記第１導電層のコンタ
クト部分における上面部およびその近傍の側面部に不純
物が導入されないような保護膜を形成する工程と、しか
る後前記第１導電層が形成されていないところの半導体
基体主面内の一部にＡｓイオン打ち込みによる不純物を
導入する工程と、前記コンタクト部分における保護膜を
除去して前記第１導電層を露出させる工程と、露出した
前記第１導電層に対してその第１導電層とは異なる導電
材料から成る第２導電層を接続する工程とを含むことを
特徴とする半導体集積回路装置の製造方法。
【請求項２】半導体基体主面上にシリサイド層を含む
第１導電層を形成する工程と、前記第１導電層をパター
ニングした後に前記第１導電層のコンタクト部分におけ
る上面部およびその近傍の側面部に前記第１導電層表面
のコンタクト部分に不純物が導入されないような保護膜
を選択的に形成する工程と、しかる後前記第１導電層が
形成されていないところの半導体基体主面内の一部にＡ
ｓイオン打ち込みによる不純物を導入する工程と、前記
コンタクト部分における保護膜を除去して前記第１導電
層を露出させる工程と、露出した前記第１導電層に対し
てアルミニウムから成る第２導電層を接続する工程とか
ら成ることを特徴とする半導体集積回路装置の製造方
法。