JPS62298161A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS62298161A
JPS62298161A JP61140061A JP14006186A JPS62298161A JP S62298161 A JPS62298161 A JP S62298161A JP 61140061 A JP61140061 A JP 61140061A JP 14006186 A JP14006186 A JP 14006186A JP S62298161 A JPS62298161 A JP S62298161A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、素子分離技術に関するものである。
【従来の技術〕
半導体素子間の素子分離は、一般的に、半導体基板表面
の酸化による酸化シリコン膜からなるフィールド絶縁膜
と、チャネルストッパ領域からなる。チャネルストッパ
領域を形成するための不純物は、フィールド絶縁膜を形
成する以前にイオン打込みによって導入し、フィールド
絶ｍｌを形成するための熱酸化時に半導体基板に加わる
熱を利用して拡散する。なお、素子分離に関する技術は
、例えば、サイエンスフォーラム社発行「超ＬＳＩデバ
イスハンドブックｊ　Ｐ６３．昭和５８年１１月２８日
発行に記載されている。
〔発明が解決しようとする問題点〕
本発明者は前記技術を検討した結果、次の問題点を見出
した。
チャネルストッパ領域が、ＭＩＳＦＥＴのチャネル領域
にしみ出すため、チャネル領域が狭くなり、しきい値が
高くなる。
本発明の目的は、半導体素子の電気的特性の向上を図る
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明ｍ書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、フィールド絶縁膜を形成した後に、フィール
ド絶縁膜を通してチャネルストッパ領域を形成するため
の不純物を導入するものである。
（作用〕 上記した手段によれば、チャネルストッパ領域のチャネ
ル領域へのしみ出しが防止少くとも低減されるので、半
導体素子の特性を向上することができる。
〔実施例！〕
本発明の一実施例をダイナミックＲＡＭの製造方法に従
って説明する。
第１図乃至第１０図は、ダイナミックＲＡＭの製造工程
を説明するための図であり、領域Ａはメモリセル領域の
断面図、領域Ｂはデコーダ、アドレスバッファ、センス
アンプ等の周辺回路を構成するＭＩＳＦＥＴ領域の断面
図である。
第１図に示すように、ｐ−型単結晶シリコンからなる半
導体基板１の領域Ｂにｉ型ウェル領域３を形成するため
に、半導体基板１の全表面を酸化して下地膜としての酸
化シリコン膜２を形成する。
次に、レジスト膜からなるマスク４を形成する。
マスク４は、領域Ｂにおいてｉ型ウェル領域３が形成さ
れる領域の上で開口している。次に、イオン打込みによ
ってｎ型不純物例えばリン（Ｐ）を導入し、この後マス
ク４を取り除き半導体基板１をアニールすることによっ
て前記不純物を拡散してｎ−型ウェル領域３を形成する
。
次に、第２図に示すように、半導体基板１上に。
フィールド絶縁膜９（第６図参照）を形成する熱酸化の
ための窒化シリコン膜からなる熱酸化マスク５を例えば
ＣＶＤ４こよって形成する。次に、図示していないレジ
スト膜からなるマスクを用い、領域Ｂのフィールド絶縁
膜９が形成される領域のうちに型ウェル領域３の表面上
の部分の熱酸化マスク５をエツチングによって除去して
開ロアを形成する。開ロアからｎ−型ウェル領域３の表
面の一部が露出する。熱酸化マスク５を開口フするため
に用いたレジスト膜からなるマスクは、開ロアを形成し
た後に除去する。次に、ｎ−型ウェル領域３の表面のう
ち熱酸化マスク５から露出している部分を酸化して膜厚
が５００λ程度の酸化シリコン膜６を形成する。酸化シ
リコンｖ４６は、領域Ｂにチャネルストッパ領域１０（
第６図参照）を形成するイオン打込みの際のマスクとな
り、また後にはフィールド絶縁膜９の一部となる。
次し；、第３図に示すように、図示していないレジスト
膜からなるマスクを用いて、領域已におけるマスク５の
うち、第２図の工程で除去されずにフィールド絶縁膜９
が形成される領域を覆っている部分をエツチングによっ
て除去して開ロアを大きくする。レジスト膜からなるマ
スクは、マスク５のエツチングの後に除去する。
次に、第４図に示すように、マスク５及び酸化シリコン
膜６をイオン打込みのマスクとして、領域已にチャネル
ストッパ領域１０（第６図参照）を形成するためのＰ型
不純物例えばボロン（Ｂ）８を導入する。このとき領域
Ａ（メモリセル領域）には前記Ｐ型不純物が導入されな
い。
このように、本実施例では、周辺回路領域（領域Ｂ）に
は、フィールド絶縁膜９を形成する以前にチャネルスト
ッパ領域１０を形成するための不純物８を導入している
。
次に、第５図に示すように、図示していないレジスト膜
からなるマスクを用いて、領域へのフィールド絶縁膜９
が形成される領域上のマスク（窒化シリコン膜）５をエ
ツチングによって除去して領域Ａに開ロアを形成する。
この間ロアから領域Ａの表面が露出する。レジスト膜か
らなるマスクは、エツチングの後に除去する。
次に、第６図に示すように、領域Ａ及び領域Ｂにおいて
、熱酸化マスク５から露出している半導体基板１及びぎ
型ウェル領域３の表面を熱酸化してフィールド絶縁膜９
を形成する。膜厚は４５００λ程度にする。この熱酸化
時に、領域Ｂに導入しておいたｐ型不純物例えばボロン
（Ｂ）が拡散されて、領域已にＰ型チャネルストッパ領
域１０が形成される。ここでは領域Ａにはチャネルスト
ッパ領域ｌＯは形成されない、フィールド絶縁膜９を形
成した後に、窒化シリコン膜からなる熱酸化マスク５を
除去する。
次に、第７図に示すように、領域Ａにチャネルストッパ
領域１０を形成するイオン打込みのために、レジスト膜
からなるマスク１１を領域Ｂに形成する。メモリセルア
レイ領域すなわち領域Ａの全てがマスク１１から露出し
ている１次に、Ｐ型不純物例えばボロン（Ｂ）をイオン
打込みによって領域Ａに導入してチャネルストッパ領域
１０を形成する。打込みエネルギーは２００ＫｅＶ程度
。
ドーズ量は５　Ｘ　１０”　　ａ　ｔ　ｏｍｓ１０Ｊ程
度にする。イオン打込みの後に、レジスト膜からなるマ
スク１１を除去する。
チャネルストッパ領域１０を形成するための不純物は、
領域Ａのフィールド絶縁膜９を貫通してその下部の半導
体基板１の表面に導入される。また、半導体基板１のフ
ィールド絶縁膜９から露出している主面部では濃度分布
のピークが半導体基板ｌ内にくるように、フィールド絶
縁膜９の下に導入された不純物より深い部分に導入され
る。
このように、メモリセル領域すなわち領域Ａでは、フィ
ールド絶縁膜９を形成した後にチャネルストッパ領域１
０を形成するようにしている。こうして、フィールド絶
縁膜９を形成するための熱酸化時の熱が、領域Ａのチャ
ネルストッパ領域１０に加わらないようにしてチャネル
ストッパ領域１０の拡散を抑えている。なお、領域Ａに
おけろチャネル領域１０を形成するために導入されたＰ
型不純物の拡散及び活性化を図るためのアニールは、例
えばＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース、ドレイン領域を
形成するための不純物のアニール・を用いる。又、蓄積
容量増加のため、このＰ型不純物の導入前にメモリセル
領域のフィールド絶縁膜９を少しエッチして、ボロン（
Ｂ）インプラ層１０（第６図）を有する周辺回路の高電
圧回路部のフィールド絶縁膜よりも膜厚を薄くし、従っ
てセル間分離領域幅を少し減らすことが可能である。
次に、第８図に示すように、イオン打込み等によって汚
染された下地膜としての酸化シリコン膜２を除去し、フ
ィールド絶縁膜９から露出している半導体基板１０表面
を酸化することにより、酸化シリコン膜からなる誘電体
膜１２を形成する。
誘電体膜１２はメモリセルの容量素子を構成するための
ものである。この工程では、誘電体膜１２が領域Ａ（メ
モリセル領域）だけでなく領１或Ｂ（周辺回路領域）に
も形成されている。次に、容量素子の一方の電極である
ｒｌ”型半導体領域１４を領域Ａの所定部に形成するイ
オン打込みのために。
レジスト膜からなるマスク１３を領ｖｊ、Ａ及び領域Ｂ
に形成する。マスク１３は、領域Ａにおいては選択Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ領域を覆い、領域已においては全領
域を覆っている。次に、領域Ａのマスク１３から露出し
ている半導体基板１０表面にｎ型不純物例えばヒ素（Ａ
ｓ）を導入してｒｌ’型半導体装置１４を形成する。こ
のイオン打込みの後に、レジスト膜からなるマスク１３
を除去する。
次に、第９図に示すように、容量素子の一方の電極であ
る導電プレート１５を形成するために、例えばＣＶＤに
よって領域Ａ及び領域Ｂの全域に多結晶シリコン膜を形
成する。この多結晶シリコン膜をレジスト膜からなるマ
スクを用いたエツチングによってパターニングして導電
プレート１５を形成する。エツチングに用いたレジスト
膜からなるマスクは、導電プレート１５を形成した後に
除去する。次に、多結晶シリコン膜からなる導電プレー
ト１５の露出している表面を酸化して、酸化シリコン膜
からなる絶縁膜１６を形成する。次に、フィールド絶縁
膜９及び絶縁膜１６から露出している誘電体膜１２を除
去して半導体基板１の表面を露出させ、この露出した表
面を酸化して酸化シリコン膜からなるゲート絶縁膜１７
を形成する０次に、例えばＣＶＤによって半導体基板１
上の全域に多結晶シリコン膜を形成し、これをレジスト
膜からなるマスクを用いたエツチングによってバターニ
ングして領域Ａにゲート電極１８及びワード線ＷＬ、　
Ｖｌ域Ｂにゲート電極１８を形成する。なお、ゲート電
極１８及びワード線ＷＬは、Ｍｏ、Ｗ、Ｔａ、Ｔｉ等の
高融点金属膜又はその高融点金属のシリサイド膜で形成
してもよく、又は多結晶シリコン膜の上に前記高融点金
属膜又はシリサイド膜を積層した２層膜で構成してもよ
い。
次に、第１０図に示すように、領域Ａ及び領域ＢにＮチ
ャネルＭＩＳＦＥＴのソース、ドレイン領域の一部であ
るｎ型半導体領域１９、酸化シリコン膜からなるサイド
ウオールスペーサ２０．ＮチャネルＭＩＳＦＥＴのソー
ス、ドレイン領域の一部であるｎ゛型半導体領域２１、
ＰチャネルＭＩＳＦＥＴのソース、ドレイン領域である
Ｐ″″型半導体領域２２、例えばＣＶＤによるリンシリ
ケートガラス（ＰＳＧ）膜からなる絶縁膜２３、接続孔
２４、例えばスパッタによるアルミニウム膜からなるデ
ータ線ＤＬ及び導電Ｍ２５を形成する。
以上の説明のように、領域Ａにおいては、フィールド絶
縁膜９を形成した後に、チャネルストッパ領域１０を形
成するためのＰ型不純物例えばボロン（Ｂ）を導入して
いることにより、チャネルストッパ領域１０のチャネル
領域へのしみ出しが低減される。これにより、メモリセ
ルの選択ＭＩＳＦＥＴのしきい値を低減することができ
るので、読み出し書込みの高速化を図ることができる。
また、領域Ａにおいて、容量素子の一方の電極であるｎ
゛型半導体領域１４の下部のＰ型チャネルストッパ領域
１０は、半導体基板１中の少数キャリアのバリアとなり
、またｒｌ”型半導体領域１４の接合容量を高めている
。ここで、ｎ’型半導体領域１４とその下部のＰ型チャ
ネルストッパ領域１０の濃度分布を第１１図に示す。
フィールド絶縁膜９のバーズビーク部における半導体基
板１の表面のＰ型チャネルストッパ領域１０の不純物濃
度は、フィールド絶縁膜９のバーズビーク部以外の表面
のｐ型チャネルストッパ領域１０の不純物濃度より小さ
くなる。バーズビーク部では、Ｐ型不純物の濃度のピー
クが半導体基板１の表面より深い部分にくるからである
。このため、ｎ７型半導体領域１４とｐ型チャネルスト
ッパ領域１０の接合耐圧が高められる。
また、ｐ型チャネルストッパ領域１０は、選択ＭＩＳＦ
ＥＴのソース、ドレイン領域であるｎ型半導体領域１９
及びｎ゛型半導体領域２１の下部にも設けられている。
これは、Ｉｌ型半導体領域１９又はｎ゛型半導体領域２
１に侵入する少数キャリアのバリアとなる。
一方、領域已においては、Ｎチャネル領域　５ＦＥＴの
ソース、ドレイン領域であるｎ型半導体領域１９及びｎ
゛型半導体領域２１の下部にＰ型半導体領域１０を形成
していない、これにより、領域ＢにおけるＮチャネルＭ
　Ｉ　Ｓ　ＦＥＴのソース、トレイン領域の接合容量の
増加を抑えることができる。
なお、第７図に示したｐ型チャネルストッパ領域１０を
形成するためのイオン打込みは、２回に分けて行うよう
にしてもよい。例えば１回目のイオン打込みを２００　
’Ｋ　ｅ　Ｖ程度で行い、２回目のイオン打込みを３０
０ＫｅＶ程度で行うようにしてもよい。このようにする
ことにより、濃度プロファイルを緩やかにすることがで
きる。
また、第７図に示した工程の後、レジスト膜からなるマ
スク１１を除去し、新に容量素子領域のみを露出するパ
ターンのレジスト膜からなるマスクを半導体基板１上に
形成し、再度Ｐ型不純物を容量素子領域に導入するよう
にしてもよい。このようにすると、容量素子領域におけ
るｎ゛型半導体領域１４の下部のＰ型半導体領域１０の
不純物濃度の濃度分布の調整を図ることができる。
また、第７図に示した工程の後に、マスク１１を除去し
、新に領域Ａのフィールド絶縁膜９のみを露出するレジ
スト膜からなるマスクを半導体基板１上に形成し、再度
領域Ａのフィールド絶縁膜９の下部にｐ型不純物を導入
するようにしてもよい。このようにすると、領域Ａにお
けるチャネルストッパ領域１０の不純物濃度の調整を図
ることができる。
〔実施例■〕
第１２図は実施例■のダイナミックＲＡ　Ｍのメモリセ
ルの平面図であり、第１３図は第１２図のＡ−Ａ切断線
における断面図、第１４図は第１２図のＢ−Ｂ切断線に
おける断面図である。なお、第１２図は、メモリセルの
構成を見易くするため、フィールド絶縁膜９以外の絶縁
膜を図示していない。
本実施例は、メモリセルの選択Ｍ　Ｉ　Ｓ　ＦＥＴの側
部、すなわちワード線ＷＬの下部に対応するフィールド
絶縁膜９Ａは４５００λ程度に厚くし、容量素子と容量
素子の間のフィールド絶８膜９Ｂは１０００〜３０００
λ程度に薄くしている。
本実施例におけるｐ型チャネルストッパ領域１０は、実
施例Ｉと同様の方法で形成する。
薄いフィールド絶縁膜９Ａの下部における半導体基板１
の表面にｐ型チャネルストッパ領Ｗｊ、１０の濃度プロ
ファイルのピークがくるように設定すれば、薄いフィー
ルド絶縁膜９Ｂの下部におけるＰ型チャネルストッパ領
ｔｒｉｏの表面不純物１度が下がるが、セル間の分離を
損わない程度にすることができる。
これは、レジスト膜からなるマスクを用いずに１度のイ
オン打込みで行うことができる。
薄いフィールド絶縁膜９の下部のｐ型チャネルストッパ
領域１０の濃度が低くなることから、ＰＮ接合耐圧を高
く保ちつつ分離領域幅を低減し、蓄積容量を確保するこ
とができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
例えば、本発明は、スタティックＲＡＭ　（Ｓ−ＲＡ　
Ｍ　）に適用してもよく、またマスクＲＯＭ、ＥＰＲＯ
Ｍ（Ｅｌｅｃｔｒｉｃａｌｌｙ　　Ｐｒ。
ｇ　ｒ　ａｍｍａ　ｂ　ｌ　ｅ　　ＲＯＭ）、ＥＥＲＯ
Ｍ　（Ｅｌｅｃｔｒｉｃａ！ｌｙ　　Ｅｒａｓａｂｌｅ
　　ａｎｄ　　Ｐｒｏｇｒａｍｒｒｔａｂｌｅ　　ＲＯ
Ｍ）に適用してもよい。
また、ゲート電極１８及びワード線ＷＬは、Ｍｏ、Ｗ、
Ｔａ、Ｔ　ｉ等の高融点金属膜又はそのシリサイド膜に
よって構成してもよく、又は多結晶シリコン膜の上に前
記高融点金属膜又はシリサイド膜を積層した２層膜で構
成してもよい。こうすることによって、ｐ型チャネルス
トッパ領域１０を形成するためのＰ型不純物が選択ＭＩ
ＳＦＥＴのチャネル領域の下に入りににくなるので、し
きい値を下げることができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に記載すれば、次のとおりである
。
すなわち、Ｍ　Ｉ　Ｓ　ＦＥＴのチャネル領域へのチャ
ネルストッパ領域のしみ出しを低減することができるの
で、半導体素子の電気的特性を向上することができる。
【図面の簡単な説明】
第１図乃至第１０図は、実施例Ｉの半導体集積回路装置
の製造工程におけるメモリセル頭載及び周辺回路領域の
断面図、 第１１図は半導体領域の濃度プロファイルを示したグラ
フ。 第１２図は実施例Ｈの半導体集積回路装置のメモリセル
の平面図、 第１３図は第１２図のＡ−Ａ切断線における断面図、 第１４図は第１２図のＢ−Ｂ切断線における断面図であ
る。 １・・・半導体基板、２・・・下地膜、３・・ウェル領
域、４．１１．１３・・・レジスト膜、５・・・熱酸化
マスク（窒化シリコン膜）、６・・・酸化シリコン膜、
７・・・開口、８・・・不純物、９．９Ａ、９Ｂ・・・
フィールド絶縁膜（酸化シリコン膜）、１０・・・Ｐ型
チャネルストッパ領域、１２・・・誘電体膜、１４．１
９．２１．２２・・・半導体領域、１５・・・導電プレ
ート、１６．２３・・・絶縁膜、１７・・・ゲート絶縁
膜、１８・・・ゲート電極、２０・・・サイドウオール
スペーサ、２４・・・接続孔、２５・・・導電層、ＷＬ
・・・ワード線、ＤＬ・・・データ線。

Claims (6)

    【特許請求の範囲】
  1. １．半導体基板の表面の素子領域の間を酸化してフィー
    ルド絶縁膜を形成した後に、所定の不純物を導入するこ
    とによりチャネルストッパ領域を形成することを特徴と
    する半導体集積回路装置の製造方法。
  2. ２．前記フィールド絶縁膜形成後に形成するチャネルス
    トッパ領域はメモリセル間のチャネルストッパ領域であ
    り、メモリセル以外の半導体素子間に設けられるチャネ
    ルストッパ領域は、フィールド絶縁膜を形成する以前に
    所定の不純物を導入して形成することを特徴とする特許
    請求の範囲第１項記載の半導体集積回路装置の製造方法
    。
  3. ３．メモリセル領域は、ＭＩＳＦＥＴ領域の下部にもチ
    ャネルストッパ領域を形成するための不純物が導入され
    ることを特徴とする特許請求の範囲第１項記載の半導体
    集積回路装置の製造方法。
  4. ４．前記メモリセルは、ダイナミックＲＡＭのメモリセ
    ルであり、容量素子の下部にチャネルストッパ領域を形
    成するための不純物が導入されることを特徴とする特許
    請求の範囲第１項記載の半導体集積回路装置の製造方法
    。
  5. ５．前記ダイナミックＲＡＭのメモリセルでは、周辺回
    路のフィールド絶縁膜よりメモリセルのフィールド絶縁
    膜が薄いことを特徴とする特許請求の範囲第４項記載の
    半導体集積回路装置の製造方法。
  6. ６．前記ダイナミックＲＡＭのメモリセルでは、選択Ｍ
    ＩＳＦＥＴの側部のフィールド絶縁膜より容量素子間の
    フィールド絶縁膜が薄いことを特徴とする特許請求の範
    囲第４項記載の半導体集積回路装置の製造方法。
JP61140061A 1986-06-18 1986-06-18 半導体集積回路装置の製造方法 Expired - Lifetime JPH0821681B2 (ja)

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US07/396,686 US5116775A (en) 1986-06-18 1989-08-22 Method of producing semiconductor memory device with buried barrier layer
US07/843,599 US5286666A (en) 1986-06-18 1992-02-28 Method of producing semiconductor memory device

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08241968A (ja) * 1996-03-21 1996-09-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH09172062A (ja) * 1995-12-18 1997-06-30 Nec Corp 半導体装置及びその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248891A (en) * 1988-03-25 1993-09-28 Hiroshi Takato High integration semiconductor device
JP3462886B2 (ja) * 1993-03-11 2003-11-05 株式会社東芝 半導体装置
US5576238A (en) * 1995-06-15 1996-11-19 United Microelectronics Corporation Process for fabricating static random access memory having stacked transistors
US6133093A (en) * 1998-01-30 2000-10-17 Motorola, Inc. Method for forming an integrated circuit
US6169801B1 (en) 1998-03-16 2001-01-02 Midcom, Inc. Digital isolation apparatus and method
JPH11330385A (ja) * 1998-05-20 1999-11-30 Mitsumi Electric Co Ltd Ｃｍｏｓデバイス

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5687340A (en) * 1979-12-19 1981-07-15 Fujitsu Ltd Semiconductor device and manufacture thereof
JPS58107667A (ja) * 1981-12-21 1983-06-27 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体集積回路デバイス
JPS60182761A (ja) * 1984-02-29 1985-09-18 Fujitsu Ltd 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4326329A (en) * 1978-05-18 1982-04-27 Texas Instruments Incorporated Method of making a contact programmable double level polysilicon MOS read only memory
JPS5522856A (en) * 1978-08-07 1980-02-18 Toshiba Corp Semiconductor device and its manufacturing method
JPS5527462A (en) * 1978-08-16 1980-02-27 Kubota Ltd Production of composite roll or roller for rolling
JPS56115547A (en) * 1980-02-18 1981-09-10 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4388121A (en) * 1980-03-21 1983-06-14 Texas Instruments Incorporated Reduced field implant for dynamic memory cell array
US4352236A (en) * 1981-07-24 1982-10-05 Intel Corporation Double field oxidation process
JPS5927543A (ja) * 1982-08-06 1984-02-14 Mitsubishi Electric Corp 半導体装置の製造方法
JPS5954260A (ja) * 1982-09-22 1984-03-29 Hitachi Ltd 半導体記憶装置およびその製造方法
JPS5994451A (ja) * 1983-04-25 1984-05-31 Hitachi Ltd 半導体装置
JPS6110268A (ja) * 1984-06-26 1986-01-17 Nec Corp 相補型ｍｏｓ半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5687340A (en) * 1979-12-19 1981-07-15 Fujitsu Ltd Semiconductor device and manufacture thereof
JPS58107667A (ja) * 1981-12-21 1983-06-27 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体集積回路デバイス
JPS60182761A (ja) * 1984-02-29 1985-09-18 Fujitsu Ltd 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172062A (ja) * 1995-12-18 1997-06-30 Nec Corp 半導体装置及びその製造方法
JPH08241968A (ja) * 1996-03-21 1996-09-17 Hitachi Ltd 半導体集積回路装置及びその製造方法

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KR950012744B1 (ko) 1995-10-20

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