JPS62120078A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62120078A JPS62120078A JP60260315A JP26031585A JPS62120078A JP S62120078 A JPS62120078 A JP S62120078A JP 60260315 A JP60260315 A JP 60260315A JP 26031585 A JP26031585 A JP 26031585A JP S62120078 A JPS62120078 A JP S62120078A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＩＳＦＥＴのフィールド領域（素子分離領域）をゲー
ト電極に対してセルファライン方式で形成する場合に、
少なくとも一部のＭＩＳＦＥＴについては前記の工程か
らマスクして従来通りに形成する方法である。
ト電極に対してセルファライン方式で形成する場合に、
少なくとも一部のＭＩＳＦＥＴについては前記の工程か
らマスクして従来通りに形成する方法である。
本発明は半導体装置の製造方法に関するもので、更に詳
しく言えば、ソース、ドレイン領域の占有面積を必要最
小限に設定したＭＩＳＦＥＴと従来例と同じ占有面積の
ソース、ドレイン領域をもったＭＩＳ−ＦＥＴを同一導
体基板上に形成する方法に関する。
しく言えば、ソース、ドレイン領域の占有面積を必要最
小限に設定したＭＩＳＦＥＴと従来例と同じ占有面積の
ソース、ドレイン領域をもったＭＩＳ−ＦＥＴを同一導
体基板上に形成する方法に関する。
第２図の平面図と同図のｍ−ｍ線に沿う断面図である第
３図に示されるＭＩＳＦＥＴ （Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ＋ ＭＩＳ電界効
果トランジスタ）は知られたものであり、これらの図に
おいて、３１は半導体基板（例えばシリコン基板）、３
２はフィールド酸化膜、３３は反転層の形成を防止する
チャネルカット層、３４はソース領域、３５はドレイン
領域、３６はゲート電極、３７は例えば燐・シリケート
・ガラス（ＰＳＧ ）の絶縁膜、３８は例えば多結晶シ
リコン（ポリシリコン）層でソース電極とドレイン電極
とを構成するものである。
３図に示されるＭＩＳＦＥＴ （Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ＋ ＭＩＳ電界効
果トランジスタ）は知られたものであり、これらの図に
おいて、３１は半導体基板（例えばシリコン基板）、３
２はフィールド酸化膜、３３は反転層の形成を防止する
チャネルカット層、３４はソース領域、３５はドレイン
領域、３６はゲート電極、３７は例えば燐・シリケート
・ガラス（ＰＳＧ ）の絶縁膜、３８は例えば多結晶シ
リコン（ポリシリコン）層でソース電極とドレイン電極
とを構成するものである。
第２図において、４０は素子形成領域、５０はゲート電
極窓、６０はコンタクト窓で、領域４ｏの外部が素子分
離領域である。符号４０．５０．６０で示されるパター
ンは前記の領域と窓を形成するためのマスクパターンで
もある。
極窓、６０はコンタクト窓で、領域４ｏの外部が素子分
離領域である。符号４０．５０．６０で示されるパター
ンは前記の領域と窓を形成するためのマスクパターンで
もある。
第２図、第３図に示される素子は例えばランダム・アク
セス・メモリ （ＲＡＭ、それはダイナミックなもので
もスタティックなものでもよい）のメモリセルを構成す
るものとして用いられる。
セス・メモリ （ＲＡＭ、それはダイナミックなもので
もスタティックなものでもよい）のメモリセルを構成す
るものとして用いられる。
本発明者は、ソース、ドレイン領域に対するα線の影響
を抑えることを可能にする？１ＩＳＦＥＴを開発し、そ
れは第４図の平面図と同図のＶ−Ｖ線に沿う第５図の断
面図に示されるもので、ゲート電極１７ａの長手方向に
ソース、ドレイン領域２１．２２が形成され、素子分離
のフィールド領域１５にはゲート電極１７ａに向けて拡
げられた第２のフィールド酸化膜ｘｓａが形成されてな
るものである。
を抑えることを可能にする？１ＩＳＦＥＴを開発し、そ
れは第４図の平面図と同図のＶ−Ｖ線に沿う第５図の断
面図に示されるもので、ゲート電極１７ａの長手方向に
ソース、ドレイン領域２１．２２が形成され、素子分離
のフィールド領域１５にはゲート電極１７ａに向けて拡
げられた第２のフィールド酸化膜ｘｓａが形成されてな
るものである。
本発明者が開発した前記ＭＩＳＦＥＴにおいては、その
フィールド酸化膜の領域をゲート電極に対してそのゲー
トの長手方向にセルファライン方式で形成し、それによ
ってソース、ドレイン領域の接合面積を必要最小限に抑
え、α粒子による電荷捕獲を抑制する。かかる方法を例
えばメモリチップ全面に通用すると次の問題が発生する
。
フィールド酸化膜の領域をゲート電極に対してそのゲー
トの長手方向にセルファライン方式で形成し、それによ
ってソース、ドレイン領域の接合面積を必要最小限に抑
え、α粒子による電荷捕獲を抑制する。かかる方法を例
えばメモリチップ全面に通用すると次の問題が発生する
。
前記の製造方法によって形成されたＦＥＴのソース、ド
レイン領域の形状は、第４図に示す通り極端に細長いも
のとなり、拡散抵抗および拡散層へのコンタクト抵抗が
従来例に比べ大になる。従って、大電流を駆動しまたは
定常的に電流が流される周辺回路をこのようなＦＥＴで
形成すると、これらの寄生抵抗成分により動作が遅くな
るなどの問題が発生する。
レイン領域の形状は、第４図に示す通り極端に細長いも
のとなり、拡散抵抗および拡散層へのコンタクト抵抗が
従来例に比べ大になる。従って、大電流を駆動しまたは
定常的に電流が流される周辺回路をこのようなＦＥＴで
形成すると、これらの寄生抵抗成分により動作が遅くな
るなどの問題が発生する。
本発明はこのような点に鑑み創作されたもので、ＭＩＳ
ＦＥＴのフィールド領域を、ゲート電極に対してセルフ
ァライン形成する工程を含むＭＩＳＰＥＴの製造におい
て、少なくとも一部のＭＩＳＦＥＴについては前記工程
からマスクする方法を提供することを目的とする。
ＦＥＴのフィールド領域を、ゲート電極に対してセルフ
ァライン形成する工程を含むＭＩＳＰＥＴの製造におい
て、少なくとも一部のＭＩＳＦＥＴについては前記工程
からマスクする方法を提供することを目的とする。
第１図（ａｌないしく１）は本発明実施例の断面図であ
る。
る。
本発明の方法においては、メモリセルのα線に対して問
題となるメモリセルの如き回路部分については第１図（
ａ）ないしく１１の左に示す如くソース。
題となるメモリセルの如き回路部分については第１図（
ａ）ないしく１１の左に示す如くソース。
ドレイン領域を必要最小限に抑える一方で、周辺回路の
如きα線の問題がほとんどなく大駆動能力を必要とする
ＦＥＴについてはマスクを用いて従来通りの工程を実施
する。
如きα線の問題がほとんどなく大駆動能力を必要とする
ＦＥＴについてはマスクを用いて従来通りの工程を実施
する。
前記方法において、例えばメモリセルとして用いるソー
ス、ドレイン領域が小なるＦＥＴを作るため第２のフィ
ールド領域を形成する工程においては、従来通りのＰＥ
Ｔを作る部分をレジスト膜とシリコン窒化膜でマスクし
ておき、このシリコン窒化膜をパターニングするときは
第２のフィールド領域が形成された部分をレジスト膜で
マスクするので、同一基板上に２種類のＦＥＴが形成さ
れるのである。
ス、ドレイン領域が小なるＦＥＴを作るため第２のフィ
ールド領域を形成する工程においては、従来通りのＰＥ
Ｔを作る部分をレジスト膜とシリコン窒化膜でマスクし
ておき、このシリコン窒化膜をパターニングするときは
第２のフィールド領域が形成された部分をレジスト膜で
マスクするので、同一基板上に２種類のＦＥＴが形成さ
れるのである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図ｆａ）ないしく１）において、左の本発明者が開
発したソース、ドレイン領域の占有面積が必要最小限度
に抑えられたメモリセルとなるＭＩＳＦＥＴを以下には
セルファラインＦＥＴ 、右のメモリセル以外の従来例
のＦＥＴは非セルファラインＰＥＴと略称する。
発したソース、ドレイン領域の占有面積が必要最小限度
に抑えられたメモリセルとなるＭＩＳＦＥＴを以下には
セルファラインＦＥＴ 、右のメモリセル以外の従来例
のＦＥＴは非セルファラインＰＥＴと略称する。
第１図（ａ）参照：
セルファラインＦＥＴと非セルファラインＦＥＴのいず
れの形成部分すなわちメモリセル形成部分とその他の素
子形成部分においても、半導体基板例えばｐ型のシリコ
ン基板１１に初期酸化膜（二酸化シリコン（５ｉ０２）
膜）１２を形成し、その上にシリコン窒化膜（ｓｔ３Ｎ
、ＬｌｌＬ以下には単に窒化膜という）１３を成長し、
窒化膜１３を図示の如くバターニングし、チャネルカッ
ト用にシリコン基板と同導電型の不純物を高濃度にイオ
ン注入し、熱酸化によって第１の素子分離領域（フィー
ルド酸化膜）１５を作る。なお同図において、１４はチ
ャネルカット層である。
れの形成部分すなわちメモリセル形成部分とその他の素
子形成部分においても、半導体基板例えばｐ型のシリコ
ン基板１１に初期酸化膜（二酸化シリコン（５ｉ０２）
膜）１２を形成し、その上にシリコン窒化膜（ｓｔ３Ｎ
、ＬｌｌＬ以下には単に窒化膜という）１３を成長し、
窒化膜１３を図示の如くバターニングし、チャネルカッ
ト用にシリコン基板と同導電型の不純物を高濃度にイオ
ン注入し、熱酸化によって第１の素子分離領域（フィー
ルド酸化膜）１５を作る。なお同図において、１４はチ
ャネルカット層である。
第１図（ｂ）参照：
セルファラインＰＵＴ 、非セルファラインＦＥＴ双方
の形成部分において、窒化膜１３と初期酸化膜１２とを
エツチングによって除去し、基板表面に必要な膜厚のゲ
ート酸化膜（ＳｉＯ２膜） １６を形成し、次いでゲー
ト電極を作るためのポリシリコン層１７を成長し、それ
をドープし、ドープされたポリシリコン層１７の上に窒
化膜１８を成長する。
の形成部分において、窒化膜１３と初期酸化膜１２とを
エツチングによって除去し、基板表面に必要な膜厚のゲ
ート酸化膜（ＳｉＯ２膜） １６を形成し、次いでゲー
ト電極を作るためのポリシリコン層１７を成長し、それ
をドープし、ドープされたポリシリコン層１７の上に窒
化膜１８を成長する。
第１図（Ｃ）参照：
非セルファラインＦＥＴ形成部分を覆う有機剤例えばホ
トレジスト（以下単にレジストという）を塗布してレジ
スト膜２８を形成し、窒化膜１８をバターニングして得
られた窒化膜パターン１８ａをマスクにしてポリシリコ
ン層１７をエツチングしてゲート電極１７ａを作る。
トレジスト（以下単にレジストという）を塗布してレジ
スト膜２８を形成し、窒化膜１８をバターニングして得
られた窒化膜パターン１８ａをマスクにしてポリシリコ
ン層１７をエツチングしてゲート電極１７ａを作る。
第１図（ｄｌ参照ニ
レジスト膜２８を除去し、全面に窒化膜１９を積層成長
し、異方性エツチングで表面から基板の垂直方向ニ均一
にエツチングして窒化膜バター：／１９ａを作る。
し、異方性エツチングで表面から基板の垂直方向ニ均一
にエツチングして窒化膜バター：／１９ａを作る。
第１図（ｅ）参照：
熱酸化によって第２の素子分離領域（フィールド酸化膜
）１５ａを、チャネルカットＮ１４を超えて窒化膜パタ
ーン１９ａに達するまで形成する。このとき非セルファ
ラインＦＥＴ形成部分は窒化膜１９でマスクされている
ので、第１のフィールド酸化膜１５はそのままの形状で
残る。従って、以下通常のセルファライン工程によって
ソース、ドレイン領域を形成すると、セルファラインＦ
ＥＴ部分には必要最小限の占有面積のソース、ドレイン
領域が、また非セルファラインＦＥＴ形成部分には従来
通りにセルファラインＦＥＴにおけるよりも大なる占有
面積のソース、ドレイン領域が形成される。以下、ソー
ス、ドレイン形成工程の１例を説明するが、この工程は
種々改善が可能である。
）１５ａを、チャネルカットＮ１４を超えて窒化膜パタ
ーン１９ａに達するまで形成する。このとき非セルファ
ラインＦＥＴ形成部分は窒化膜１９でマスクされている
ので、第１のフィールド酸化膜１５はそのままの形状で
残る。従って、以下通常のセルファライン工程によって
ソース、ドレイン領域を形成すると、セルファラインＦ
ＥＴ部分には必要最小限の占有面積のソース、ドレイン
領域が、また非セルファラインＦＥＴ形成部分には従来
通りにセルファラインＦＥＴにおけるよりも大なる占有
面積のソース、ドレイン領域が形成される。以下、ソー
ス、ドレイン形成工程の１例を説明するが、この工程は
種々改善が可能である。
第１図（ｆｌ参照：
セルファラインＦＥＴ形成部分にレジストを塗布してレ
ジスト膜２９を形成し、非セルファラインＦＥＴ形成部
分の窒化膜１３とポリシリコン層１７を第１図（Ｃ１を
参照して説明した如くにバターニングし、ゲート電極１
７ａを作る。窒化膜１３は予め全商工・ノチング除去し
ておいてもよい。
ジスト膜２９を形成し、非セルファラインＦＥＴ形成部
分の窒化膜１３とポリシリコン層１７を第１図（Ｃ１を
参照して説明した如くにバターニングし、ゲート電極１
７ａを作る。窒化膜１３は予め全商工・ノチング除去し
ておいてもよい。
第１図（ｇ）参照：
セルファラインＦＥＴ形成部分のレジスト膜２９と窒化
膜１９を順次エツチング除去し、その部分と非セルファ
ラインＦＥＴ形成部分の双方において、ポリシリコンパ
ターン１７ａによってマスクされないＳｉＯ２膜１６と
をエツチングし、酸化してＳｉＯ＋膜２０を作ると、ド
ープされたポリシリコンの酸化速度は単結晶シリコンの
酸化速度よりも大であるので、ゲート電極１７ａの上の
酸化膜の膜厚は、ソース、ドレイン拡散領域が形成され
るべき基板部分上に形成される酸化膜よりも膜厚が大に
なる。
膜１９を順次エツチング除去し、その部分と非セルファ
ラインＦＥＴ形成部分の双方において、ポリシリコンパ
ターン１７ａによってマスクされないＳｉＯ２膜１６と
をエツチングし、酸化してＳｉＯ＋膜２０を作ると、ド
ープされたポリシリコンの酸化速度は単結晶シリコンの
酸化速度よりも大であるので、ゲート電極１７ａの上の
酸化膜の膜厚は、ソース、ドレイン拡散領域が形成され
るべき基板部分上に形成される酸化膜よりも膜厚が大に
なる。
第１図（ｈｌ参照：
基板上のＳｉＯ２膜をエツチングすると、前記した如く
ゲート電極１７ａのまわりには基板上のＳｉＯ２よりも
大なる膜厚のＳｉＯ２膜が形成されているので、ゲート
電極１７ａのまわりにＳｉＯ２膜２０ａが残る。露出さ
れた基板表面に基板と反対導電型すなわちｎ型の不純物
をイオン注入してソース、ドレイン拡散領域２１．２２
（第１図＋１）参照）を作る。第１図（ｈ）において
は注入した不純物イオンを点線で示す。次いで例えばポ
リシリコン層２３を成長し、それを、パターニングして
ソース、ドレイン電極２３゜２４を作る。
ゲート電極１７ａのまわりには基板上のＳｉＯ２よりも
大なる膜厚のＳｉＯ２膜が形成されているので、ゲート
電極１７ａのまわりにＳｉＯ２膜２０ａが残る。露出さ
れた基板表面に基板と反対導電型すなわちｎ型の不純物
をイオン注入してソース、ドレイン拡散領域２１．２２
（第１図＋１）参照）を作る。第１図（ｈ）において
は注入した不純物イオンを点線で示す。次いで例えばポ
リシリコン層２３を成長し、それを、パターニングして
ソース、ドレイン電極２３゜２４を作る。
第１図（１）参照：
全面にＰＳＧを成長して絶縁膜２５を形成し、絶縁膜２
５にコンタクト窓を窓開けし、全面にアルミニウム（Ａ
ｌ）層を成長し、それをパターニングしてソー ス、ド
レイン電極２３．２４とコンタクトをとるＡｌ配線２６
を形成し、次いで全面にカバー膜２７（窒化膜またはＰ
ＳＧ膜）を形成する。
５にコンタクト窓を窓開けし、全面にアルミニウム（Ａ
ｌ）層を成長し、それをパターニングしてソー ス、ド
レイン電極２３．２４とコンタクトをとるＡｌ配線２６
を形成し、次いで全面にカバー膜２７（窒化膜またはＰ
ＳＧ膜）を形成する。
以上述べてきたように本発明によれば、同一基板上に、
必要最小限の占有面積のソース８ ドレイン領域をもっ
たＭＩＳＦＥＴと従来通りのソース、ドレイン領域をも
ったＭＩＳＦＥＴが形成され、例えばＲＡＭにおいてメ
モリセルはα線の影響を防止し、それの周辺回路は抵抗
を大にすることなく形成することが可能となる効果があ
る。
必要最小限の占有面積のソース８ ドレイン領域をもっ
たＭＩＳＦＥＴと従来通りのソース、ドレイン領域をも
ったＭＩＳＦＥＴが形成され、例えばＲＡＭにおいてメ
モリセルはα線の影響を防止し、それの周辺回路は抵抗
を大にすることなく形成することが可能となる効果があ
る。
第１図（ａ）ないしＴｌ）は本発明実施例の断面図、第
２図は従来例平面図、 第３図は第２図のｍ−ｍ線に沿う断面図、第４図は本発
明者の開発したＭＩＳＦＥＴの平面図、第５図は第４図
のＶ−Ｖ線に沿う断面図である。 第１図と第４図において、 １１はシリコン基板、 １２は ５ｉ０２膜、 １３は窒化膜、 １４はチャネルカット層、 １５はフィールド酸化膜、 １５ａは第２のフィールド酸化膜、 １６は ５ｉＯｚ膜、 １７はポリシリコン層、 １７ａはゲート電極、 １８は窒化膜、 １９は窒化膜、 １９ａは窒化膜パターン、 ２０と２０ａは ５ｉＯｚ膜、 ２１はソース領域、 ２２はドレイン領域、 ２３はソース電極、 ２４はドレイン電極、 ２５はＰＳＧ膜、 ２６はＡＪ配線、 ２７はカバー膜である。 ２８と２９はレジスト膜である。 く ← 帰 禍に 資 零 に
２図は従来例平面図、 第３図は第２図のｍ−ｍ線に沿う断面図、第４図は本発
明者の開発したＭＩＳＦＥＴの平面図、第５図は第４図
のＶ−Ｖ線に沿う断面図である。 第１図と第４図において、 １１はシリコン基板、 １２は ５ｉ０２膜、 １３は窒化膜、 １４はチャネルカット層、 １５はフィールド酸化膜、 １５ａは第２のフィールド酸化膜、 １６は ５ｉＯｚ膜、 １７はポリシリコン層、 １７ａはゲート電極、 １８は窒化膜、 １９は窒化膜、 １９ａは窒化膜パターン、 ２０と２０ａは ５ｉＯｚ膜、 ２１はソース領域、 ２２はドレイン領域、 ２３はソース電極、 ２４はドレイン電極、 ２５はＰＳＧ膜、 ２６はＡＪ配線、 ２７はカバー膜である。 ２８と２９はレジスト膜である。 く ← 帰 禍に 資 零 に
Claims (1)
- 【特許請求の範囲】 同一半導体基板（１１）に第１及び第２のＭＩＳＦＥＴ
を形成する方法において、 半導体基板（１１）に第１の素子分離領域（１５）を形
成する工程、 前記基板（１１）上に順にゲート絶縁膜（１６）とゲー
ト電極用膜（１７）を形成し、その上にシリコン窒化膜
（１８）を成長する工程、 第２のＭＩＳＦＥＴ形成部分上にマスク膜（２８）を形
成して当該部分をマスクし、第１のＭＩＳＦＥＴ形成部
分においてシリコン窒化膜（１８）、ゲート電極用膜（
１７）をパターニングしてゲート電極（１７ａ）を作る
工程、 マスク膜（２８）を除去し、全面にシリコン窒化膜（１
９）を積層成長し、次いで前記ゲート電極（１７ａ）の
まわりを囲むシリコン窒化膜（１９ａ）が残る如くにシ
リコン窒化膜を異方性エッチングによりエッチングする
工程、 酸化によってシリコン窒化膜パターン（１９ａ）に達す
る第２の素子分離（１５ａ）を形成する工程、第２のＭ
ＩＳＦＥＴ形成部分のゲート電極用膜（１７）をパター
ニングしてゲート電極（１７ａ）を作る工程、 ソース、ドレイン領域（２１、２２）形成のための不純
物導入をなし、ソース、ドレイン電極（２３、２４）の
コンタクトをとる配線（２６）を形成する工程を含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260315A JPS62120078A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260315A JPS62120078A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120078A true JPS62120078A (ja) | 1987-06-01 |
Family
ID=17346313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260315A Pending JPS62120078A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120078A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9638192B2 (en) | 2009-12-16 | 2017-05-02 | Continental Automotive Gmbh | Fuel pump |
-
1985
- 1985-11-20 JP JP60260315A patent/JPS62120078A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9638192B2 (en) | 2009-12-16 | 2017-05-02 | Continental Automotive Gmbh | Fuel pump |
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