JPH088310B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH088310B2 JPH088310B2 JP62060956A JP6095687A JPH088310B2 JP H088310 B2 JPH088310 B2 JP H088310B2 JP 62060956 A JP62060956 A JP 62060956A JP 6095687 A JP6095687 A JP 6095687A JP H088310 B2 JPH088310 B2 JP H088310B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造方法に関し、特
にErasable Programable Read Only Memory（以下、EPR
OMという）の周辺回路を形成するMISFETに利用して有効
な技術に関するものである。
にErasable Programable Read Only Memory（以下、EPR
OMという）の周辺回路を形成するMISFETに利用して有効
な技術に関するものである。
EPROMの周辺回路である書き込み系回路を構成するMIS
FETは、例えばメモリセルのMISFETのゲート絶縁膜と同
一工程により形成された第１のゲート絶縁膜と、前記メ
モリセルのMISFETのフローティングゲート電極と同一層
で形成されたゲート電極と、前記ゲート電極をマスクと
して不純物のイオン打ち込みによって形成されたソー
ス，ドレイン領域とからなる。
FETは、例えばメモリセルのMISFETのゲート絶縁膜と同
一工程により形成された第１のゲート絶縁膜と、前記メ
モリセルのMISFETのフローティングゲート電極と同一層
で形成されたゲート電極と、前記ゲート電極をマスクと
して不純物のイオン打ち込みによって形成されたソー
ス，ドレイン領域とからなる。
このような周辺回路を有するEPROMは、例えば、特開
昭56−116670号公報に記載されている。
昭56−116670号公報に記載されている。
上述した書き込み系回路を構成するMISFETの信頼性に
ついて本発明者が検討した結果、次の点を見出した。
ついて本発明者が検討した結果、次の点を見出した。
EPROMプロセスの微細化に伴い、ゲート絶縁膜、ゲー
ト電極の薄膜化を行なうことが、スケールダウン則、デ
ータ線のステップカバレジの面から、望ましい。EPROM
の周辺回路を構成するMISFETは、前記メモリセルのMISF
ETのフローティングゲート電極と同一工程により形成さ
れたゲート電極をマスクとして不純物をイオン打ち込み
することにより、ソース及びドレイン領域を形成する。
このため前記ゲート電極の薄膜化を行なうと、不純物が
前記ゲート電極を通り抜けて、チャネル部にも打ち込ま
れてしまい、しきい値電圧の変動を引き起こしてしま
う。
ト電極の薄膜化を行なうことが、スケールダウン則、デ
ータ線のステップカバレジの面から、望ましい。EPROM
の周辺回路を構成するMISFETは、前記メモリセルのMISF
ETのフローティングゲート電極と同一工程により形成さ
れたゲート電極をマスクとして不純物をイオン打ち込み
することにより、ソース及びドレイン領域を形成する。
このため前記ゲート電極の薄膜化を行なうと、不純物が
前記ゲート電極を通り抜けて、チャネル部にも打ち込ま
れてしまい、しきい値電圧の変動を引き起こしてしま
う。
本発明の目的は、半導体集積回路装置の信頼性を向上
することにある。
することにある。
本発明の他の目的は、EPROMの周辺回路を構成するMIS
FETにおいて、前記MISFETのしきい電圧の変動をなくす
ことが可能な技術を提供することにある。
FETにおいて、前記MISFETのしきい電圧の変動をなくす
ことが可能な技術を提供することにある。
本発明の目的と新規な特徴は、本明細書の記述および
添付図面からあきらかになるであろう。
添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
半導体主面にフローティングゲートとした第１ゲート及
びコントロールゲートとした第２ゲートを有する第1MIS
FETメモリセルと、そのメモリセルの周辺回路を構成す
る第2MISFET及び第3MISFETとを備えた半導体集積回路装
置の製造方法であって、 （１）半導体主面にフィールド絶縁膜を選択形成し、第
1,第２及び第3MISFET形成領域を設ける工程、 （２）前記第１及び第3MISFET形成領域にそれぞれ形成
されたゲート絶縁膜を介して第１導電層を形成する工
程、 （３）前記第１及び第3MISFET形成領域に形成された第
１導電層、及び前記第2MISFET形成領域に、絶縁膜を介
してそれぞれ第２導電層を形成する工程、 （４）前記第１及び第3MISFET形成領域上の第１導電層
と第２導電層とを選択的にエッチングし、第１ゲート及
び第２ゲートが同一端を有するようにパターン形成する
工程、 （５）前記（４）工程の後、前記第1MISFET形成領域に
対して、前記第１ゲート及び第２ゲートをマスクとして
選択的に所定の導電型を示す不純物をイオン打込みによ
り導入する工程、 （６）前記第2MISFET形成領域に形成された第２導電層
を選択的にエッチングし、第１ゲートをパターン形成す
る工程、 （７）前記第3MISFET形成領域に対して、前記第１ゲー
ト及び第２ゲートをマスクとして選択的に所定の導電型
を示す不純物を導入する工程、 （８）前記第1,第２及び第3MISFETのためのそれぞれの
第１ゲート及び第２ゲートの側壁に側壁スペーサを形成
する工程、 （９）前記第1,第２及び第3MISFETのためのそれぞれの
第１ゲート及び第２ゲートに形成された側壁スペーサを
マスクとしてソース及びドレイン領域を形成する工程、 とから成ることを特徴とする半導体集積回路装置の製造
方法。
びコントロールゲートとした第２ゲートを有する第1MIS
FETメモリセルと、そのメモリセルの周辺回路を構成す
る第2MISFET及び第3MISFETとを備えた半導体集積回路装
置の製造方法であって、 （１）半導体主面にフィールド絶縁膜を選択形成し、第
1,第２及び第3MISFET形成領域を設ける工程、 （２）前記第１及び第3MISFET形成領域にそれぞれ形成
されたゲート絶縁膜を介して第１導電層を形成する工
程、 （３）前記第１及び第3MISFET形成領域に形成された第
１導電層、及び前記第2MISFET形成領域に、絶縁膜を介
してそれぞれ第２導電層を形成する工程、 （４）前記第１及び第3MISFET形成領域上の第１導電層
と第２導電層とを選択的にエッチングし、第１ゲート及
び第２ゲートが同一端を有するようにパターン形成する
工程、 （５）前記（４）工程の後、前記第1MISFET形成領域に
対して、前記第１ゲート及び第２ゲートをマスクとして
選択的に所定の導電型を示す不純物をイオン打込みによ
り導入する工程、 （６）前記第2MISFET形成領域に形成された第２導電層
を選択的にエッチングし、第１ゲートをパターン形成す
る工程、 （７）前記第3MISFET形成領域に対して、前記第１ゲー
ト及び第２ゲートをマスクとして選択的に所定の導電型
を示す不純物を導入する工程、 （８）前記第1,第２及び第3MISFETのためのそれぞれの
第１ゲート及び第２ゲートの側壁に側壁スペーサを形成
する工程、 （９）前記第1,第２及び第3MISFETのためのそれぞれの
第１ゲート及び第２ゲートに形成された側壁スペーサを
マスクとしてソース及びドレイン領域を形成する工程、 とから成ることを特徴とする半導体集積回路装置の製造
方法。
上記した手段によれば、周辺回路を構成する第3MISFE
Tのイオン打ち込み阻止能力が増大することになり、不
純物のチャネル部リークを防止することができる。
Tのイオン打ち込み阻止能力が増大することになり、不
純物のチャネル部リークを防止することができる。
以下、本発明の構成について、実施例とともに説明す
る。
る。
なお、実施例の全図において、同一機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。
は同一符号を付け、そのくり返しの説明は省略する。
第１図に示すように、半導体基板１の中ほどに、N-型
不純物を周知の熱拡散により導入し、Ｎウェル領域３を
形成する。半導体基板１及び前記N-型不純物には、例え
ば、（100）結晶面を有するP-型単結晶シリコン（Si）
基板およびリン（Ｐ）を用いられる。つづいて、前記半
導体基板１の全面を熱酸化することによりゲート絶縁膜
２（SiO2）を形成し、さらに、選択的な熱酸化によりフ
ィールド絶縁膜４（SiO2）を形成する。
不純物を周知の熱拡散により導入し、Ｎウェル領域３を
形成する。半導体基板１及び前記N-型不純物には、例え
ば、（100）結晶面を有するP-型単結晶シリコン（Si）
基板およびリン（Ｐ）を用いられる。つづいて、前記半
導体基板１の全面を熱酸化することによりゲート絶縁膜
２（SiO2）を形成し、さらに、選択的な熱酸化によりフ
ィールド絶縁膜４（SiO2）を形成する。
第１図に示す領域Ａはメモリセル部、領域Ｂは読み出
し系回路部、領域Ｃは書き込み系回路部であり、領域Ａ
でメモリとなるMISFET、領域ＢでPMOSFET、領域ＣでNMO
SFETを形成する。第２図〜第11図も前記同様とする。ま
た本発明の理解を容易にするため、第２図，第４図，第
６図，第７図，第11図については領域Ｃの部分の平面図
およびＸ−Ｘ′方向の断面図を、第12A図と第12B図、第
13A図と第13B図、第14A図と第14B図、第15A図と第15B
図、第16A図と第16B図にそれぞれ示した。
し系回路部、領域Ｃは書き込み系回路部であり、領域Ａ
でメモリとなるMISFET、領域ＢでPMOSFET、領域ＣでNMO
SFETを形成する。第２図〜第11図も前記同様とする。ま
た本発明の理解を容易にするため、第２図，第４図，第
６図，第７図，第11図については領域Ｃの部分の平面図
およびＸ−Ｘ′方向の断面図を、第12A図と第12B図、第
13A図と第13B図、第14A図と第14B図、第15A図と第15B
図、第16A図と第16B図にそれぞれ示した。
前記フィールド絶縁膜４を形成後、第２図のように第
１導電層５を、例えば、CVD法と選択的にエッチングに
より、領域Ａと領域Ｃに形成する。前記第１導電層５に
は、例えば、ポリシリコン（Poly Si）が用いられる。
さらに前記第１導電層を熱酸化することにより絶縁膜６
（SiO2）を形成する。
１導電層５を、例えば、CVD法と選択的にエッチングに
より、領域Ａと領域Ｃに形成する。前記第１導電層５に
は、例えば、ポリシリコン（Poly Si）が用いられる。
さらに前記第１導電層を熱酸化することにより絶縁膜６
（SiO2）を形成する。
前記絶縁膜６を形成後、第３図のように、第２導電層
７を例えば、CVD法により半導体基板１の全面に形成
し、その後、第３導電層８を例えば、スパッタリングに
より形成する。第２導電層７および第３導電層８には、
例えば、多結晶シリコン（Poly Si）およびタングステ
ンシリサイド（WSi2）などが、それぞれ使用される。
７を例えば、CVD法により半導体基板１の全面に形成
し、その後、第３導電層８を例えば、スパッタリングに
より形成する。第２導電層７および第３導電層８には、
例えば、多結晶シリコン（Poly Si）およびタングステ
ンシリサイド（WSi2）などが、それぞれ使用される。
前記第３導電層８を形成後、ホトレジストで領域Ｂの
全面と領域ＡおよびＣの一部を覆う。さらに前記ホトレ
ジストをマスクとして異方性エッチングにより、前記第
３導電層８、第２導電層７、第１導電層５を連続的にエ
ッチングすることにより、第４図のように領域Ａと領域
Ｃにゲート電極をそれぞれパターン形成する。すなわ
ち、領域Ａ及び領域Ｃ上に形成されたそれぞれの導電層
を選択的にエッチングし、第４図に示すように第１ゲー
ト（前記第１導電層５で構成）及び第２ゲート（前記第
２導電層７及び前記第３導電層８の積層で構成）が同一
端を有するようにパターン形成する。なお、第４図は、
前記ホトレジストを、アッシャー除去した後を示すもの
である。第１導電層からなる導電層5Bは、メモリとなる
MISFETのフローティングゲート電極として機能する。第
２および第３導電層からなる導電層7Bおよび8Bは、コン
トロールゲート電極として機能する。絶縁膜6Bは、前記
フローティングゲート電極とコントロール電極を絶縁す
る機能をもつ。
全面と領域ＡおよびＣの一部を覆う。さらに前記ホトレ
ジストをマスクとして異方性エッチングにより、前記第
３導電層８、第２導電層７、第１導電層５を連続的にエ
ッチングすることにより、第４図のように領域Ａと領域
Ｃにゲート電極をそれぞれパターン形成する。すなわ
ち、領域Ａ及び領域Ｃ上に形成されたそれぞれの導電層
を選択的にエッチングし、第４図に示すように第１ゲー
ト（前記第１導電層５で構成）及び第２ゲート（前記第
２導電層７及び前記第３導電層８の積層で構成）が同一
端を有するようにパターン形成する。なお、第４図は、
前記ホトレジストを、アッシャー除去した後を示すもの
である。第１導電層からなる導電層5Bは、メモリとなる
MISFETのフローティングゲート電極として機能する。第
２および第３導電層からなる導電層7Bおよび8Bは、コン
トロールゲート電極として機能する。絶縁膜6Bは、前記
フローティングゲート電極とコントロール電極を絶縁す
る機能をもつ。
領域Ｃに形成された導電層5Aは、書き込み系回路のMI
SFETのゲート電極として機能する。前記導電層5Aの上に
形成された絶縁膜6A、導電層7Aおよび8Aは、ゲート電極
の薄厚を確保するためのものであり、前記ゲート電極の
イオン打ち込み阻止能力を向上している。このためMISF
ETのソースおよびドレイン領域を形成するための不純物
のイオン打ち込みにより、チャネル部に不純物がもれる
ことはない。上述したことから、メモリセルのMISFETの
ゲート電極と周辺回路を構成するMISFETのゲート電極を
同時に形成することができるので、ホトレジストおよび
エッチングの工程増はない。また、書き込み系回路のMI
SFETのゲート電極のイオン打ち込み阻止能力を向上でき
る。
SFETのゲート電極として機能する。前記導電層5Aの上に
形成された絶縁膜6A、導電層7Aおよび8Aは、ゲート電極
の薄厚を確保するためのものであり、前記ゲート電極の
イオン打ち込み阻止能力を向上している。このためMISF
ETのソースおよびドレイン領域を形成するための不純物
のイオン打ち込みにより、チャネル部に不純物がもれる
ことはない。上述したことから、メモリセルのMISFETの
ゲート電極と周辺回路を構成するMISFETのゲート電極を
同時に形成することができるので、ホトレジストおよび
エッチングの工程増はない。また、書き込み系回路のMI
SFETのゲート電極のイオン打ち込み阻止能力を向上でき
る。
前記ホトレジスト除去後、第５図に示すように、新た
にホトレジスト９を領域Ｂおよび領域Ｃに形成する。さ
らにＮ型不純物をメモリセルのMISFETのゲート電極をマ
スクとして、イオン打ち込みし、低不純物濃度N-層10を
領域Ａに形成する。前記Ｎ型不純物には、例えば、リン
（Ｐ）が用いられる。EPROMは一般に書き込み時に高電
圧を要するので、高耐圧にするためLightly Doped Drai
n（以下、LDDと言う）構造にするのが好ましい。前記Ｎ
型不純物の打ち込みは、LDD構造のN-層を形成するもの
である。
にホトレジスト９を領域Ｂおよび領域Ｃに形成する。さ
らにＮ型不純物をメモリセルのMISFETのゲート電極をマ
スクとして、イオン打ち込みし、低不純物濃度N-層10を
領域Ａに形成する。前記Ｎ型不純物には、例えば、リン
（Ｐ）が用いられる。EPROMは一般に書き込み時に高電
圧を要するので、高耐圧にするためLightly Doped Drai
n（以下、LDDと言う）構造にするのが好ましい。前記Ｎ
型不純物の打ち込みは、LDD構造のN-層を形成するもの
である。
前記低不純物濃度N-層を形成後、前記ホトレジスト９
を除去し、第６図のように、新たに、ホトレジスト11A,
11B,11Cを形成する。前記ホトレジスト11Aは、第14A図
および第14B図に示すように、ゲートで電極の一部を残
して、形成される。これは、実際に書き込み系のMISFET
の導通または非導通を決定するための信号は、前記導電
層5Aを通るので、前記導電層5Aと配線層とのコンタクト
を考慮して、導電層8Aおよび7Aをコンタクト部だけ除去
しておくことが必要であるためである。前記ホトレジス
ト11Bは、メモリセル部全面をマスクしている。また前
記ホトレジスト11Cは、読み出し系MISFETのゲート電極
を形成するためのマスクである。
を除去し、第６図のように、新たに、ホトレジスト11A,
11B,11Cを形成する。前記ホトレジスト11Aは、第14A図
および第14B図に示すように、ゲートで電極の一部を残
して、形成される。これは、実際に書き込み系のMISFET
の導通または非導通を決定するための信号は、前記導電
層5Aを通るので、前記導電層5Aと配線層とのコンタクト
を考慮して、導電層8Aおよび7Aをコンタクト部だけ除去
しておくことが必要であるためである。前記ホトレジス
ト11Bは、メモリセル部全面をマスクしている。また前
記ホトレジスト11Cは、読み出し系MISFETのゲート電極
を形成するためのマスクである。
前記ホトレジスト11A,11B,11Cを形成後、異方性エッ
チングにより、第３導電層８および第２導電層７を連続
的にエッチングし、第７図のように、導電層8Cおよび導
電層7Cを領域Ｂにパターン形成する。第７図は、前記連
続的なエッチング後、前記ホトレジスト11A,11B,11Cを
除去した図である。前記導電層8Cおよび7Cは、読み出し
系回路を構成するMISFETのゲート電極として機能する。
また領域Ａに形成されている導電層8Aおよび7Aは、第15
A図および第15B図のように、部分的にエッチングされて
いる。これにより、前記ゲート電極となる導電層5Aとワ
ード線のコンタクトを可能にできる。
チングにより、第３導電層８および第２導電層７を連続
的にエッチングし、第７図のように、導電層8Cおよび導
電層7Cを領域Ｂにパターン形成する。第７図は、前記連
続的なエッチング後、前記ホトレジスト11A,11B,11Cを
除去した図である。前記導電層8Cおよび7Cは、読み出し
系回路を構成するMISFETのゲート電極として機能する。
また領域Ａに形成されている導電層8Aおよび7Aは、第15
A図および第15B図のように、部分的にエッチングされて
いる。これにより、前記ゲート電極となる導電層5Aとワ
ード線のコンタクトを可能にできる。
上述のことから、読み出し系回路のMISFETのゲート電
極を形成する工程を書き込み系回路のMISFETのゲート電
極取り出し工程に流用できるので、前記ゲート電極取り
出しのための新たな工程増加、マスク増加はない。
極を形成する工程を書き込み系回路のMISFETのゲート電
極取り出し工程に流用できるので、前記ゲート電極取り
出しのための新たな工程増加、マスク増加はない。
前記ホトレジスト11A,11B,11Cを除去後、領域Ａおよ
び領域Ｂの全面をホトレジストでマスクする。その後、
領域ＣにＮ型不純物をゲート電極をマスクとして、イオ
ン打ち込みする。前記Ｎ型不純物として、例えば、リン
（Ｐ）などが用いられる。さらに前記領域Ａおよび領域
Ｂのホトレジストを除去後、半導体基板１の全面を、例
えば、窒素（N2）雰囲気中で熱処理することにより、第
８図のように、低不純物濃度N-型半導体領域10Aおよび
低不純物濃度N-型半導体領域13を形成する。前記低不純
物濃度N-型半導体領域10Aおよび13は、LDD構造のN-層を
形成する。また、前記低不純物濃度N-型半導体領域10A
のＮ型不純物（Ｐ）の濃度は、前記低不純物濃度N-型半
導体領域13のＮ型不純物（Ｐ）の濃度より高くなってい
る。これは、メモリの書き込み時に、電子のアバランシ
ェ現象もしくは、ピンチオフ書き込みをおこしやすく
し、書き込み特性を向上させるためである。前記低不純
物濃度N-型半導体領域10Aおよび13を形成後、半導体基
板１の全面を、熱酸化することにより、絶縁膜12（SiO2
膜）をそれぞれゲート電極の表面に形成する。
び領域Ｂの全面をホトレジストでマスクする。その後、
領域ＣにＮ型不純物をゲート電極をマスクとして、イオ
ン打ち込みする。前記Ｎ型不純物として、例えば、リン
（Ｐ）などが用いられる。さらに前記領域Ａおよび領域
Ｂのホトレジストを除去後、半導体基板１の全面を、例
えば、窒素（N2）雰囲気中で熱処理することにより、第
８図のように、低不純物濃度N-型半導体領域10Aおよび
低不純物濃度N-型半導体領域13を形成する。前記低不純
物濃度N-型半導体領域10Aおよび13は、LDD構造のN-層を
形成する。また、前記低不純物濃度N-型半導体領域10A
のＮ型不純物（Ｐ）の濃度は、前記低不純物濃度N-型半
導体領域13のＮ型不純物（Ｐ）の濃度より高くなってい
る。これは、メモリの書き込み時に、電子のアバランシ
ェ現象もしくは、ピンチオフ書き込みをおこしやすく
し、書き込み特性を向上させるためである。前記低不純
物濃度N-型半導体領域10Aおよび13を形成後、半導体基
板１の全面を、熱酸化することにより、絶縁膜12（SiO2
膜）をそれぞれゲート電極の表面に形成する。
前記絶縁膜12を形成後、半導体基板１の全面に、例え
ばCVD法により二酸化シリコン膜（SiO2）を形成し、さ
らに、前記二酸化シリコン膜（SiO2）を異方性エッチン
グ、例えば、リアクティブイオンエッチ（RIE）するこ
とにより、第９図のように、側壁スペーサ14をそれぞれ
形成する。このとき、領域A,B,Cにそれぞれ形成されて
いる前記絶縁膜12と前記ゲート絶縁膜２の一部は、オー
バーエッチされている。
ばCVD法により二酸化シリコン膜（SiO2）を形成し、さ
らに、前記二酸化シリコン膜（SiO2）を異方性エッチン
グ、例えば、リアクティブイオンエッチ（RIE）するこ
とにより、第９図のように、側壁スペーサ14をそれぞれ
形成する。このとき、領域A,B,Cにそれぞれ形成されて
いる前記絶縁膜12と前記ゲート絶縁膜２の一部は、オー
バーエッチされている。
前記側壁スペーサ14を形成後、半導体基板１の全面を
熱酸化することにより、第10図のように、絶縁膜15（Si
O2膜）および絶縁膜16（SiO2膜）をそれぞれ各ゲート電
極表面および素子活性領域表面に形成する。
熱酸化することにより、第10図のように、絶縁膜15（Si
O2膜）および絶縁膜16（SiO2膜）をそれぞれ各ゲート電
極表面および素子活性領域表面に形成する。
前記絶縁膜15,16を形成後、領域Ｂの全面をホトレジ
ストでマスクし、さらに、高濃度のＮ型不純物を、半導
体基板１の領域Ａおよび領域Ｃにそれぞれのゲート電極
および前記側壁スペーサ14をマスクとしてイオン打ち込
みする。前記Ｎ型不純物として、例えば、ヒ素（As）が
使用される。また前記Ｎ型不純物を打ち込み後、前記領
域Ｂのホトレジストを除去し、新たに領域Ａおよび領域
Ｃの全面をホトレジストでマスクする。
ストでマスクし、さらに、高濃度のＮ型不純物を、半導
体基板１の領域Ａおよび領域Ｃにそれぞれのゲート電極
および前記側壁スペーサ14をマスクとしてイオン打ち込
みする。前記Ｎ型不純物として、例えば、ヒ素（As）が
使用される。また前記Ｎ型不純物を打ち込み後、前記領
域Ｂのホトレジストを除去し、新たに領域Ａおよび領域
Ｃの全面をホトレジストでマスクする。
その後、半導体基板１の領域Ｂの高濃度のＰ型不純物
を前記ゲート電極8C,7Cおよび前記側壁スペーサ14をマ
スクとして、イオン打込みする。前記Ｐ型不純物とし
て、例えば、ボロン（Ｂ）が使用される。前記Ｐ型不純
物のイオン打ち込み後、前記領域Ａおよび領域Ｃのホト
レジストを除去し、さらに、前記半導体基板１に導入さ
れた、高濃度のＮ型不純物および高濃度のＰ型不純物を
窒素（N2）雰囲気中で熱処理することにより、第10図の
ように、高不純物濃度N+型半導体領域17A、高不純物濃
度N+型半導体領域17Bおよび高不純物濃度P+型半導体領
域18をそれぞれ形成する。前記高不純物濃度N+型半導体
領域17Aは、領域Ｃに形成されるMISFETのソースおよび
ドレイン領域となる。前記高不純物濃度N+型半導体領域
17Bは、メモリセルのMISFETのソースおよびドレイン領
域となる。前記高不純物濃度P+型半導体領域18は、領域
Ｂに形成されるMISFETのソースおよびドレイン領域とな
る。
を前記ゲート電極8C,7Cおよび前記側壁スペーサ14をマ
スクとして、イオン打込みする。前記Ｐ型不純物とし
て、例えば、ボロン（Ｂ）が使用される。前記Ｐ型不純
物のイオン打ち込み後、前記領域Ａおよび領域Ｃのホト
レジストを除去し、さらに、前記半導体基板１に導入さ
れた、高濃度のＮ型不純物および高濃度のＰ型不純物を
窒素（N2）雰囲気中で熱処理することにより、第10図の
ように、高不純物濃度N+型半導体領域17A、高不純物濃
度N+型半導体領域17Bおよび高不純物濃度P+型半導体領
域18をそれぞれ形成する。前記高不純物濃度N+型半導体
領域17Aは、領域Ｃに形成されるMISFETのソースおよび
ドレイン領域となる。前記高不純物濃度N+型半導体領域
17Bは、メモリセルのMISFETのソースおよびドレイン領
域となる。前記高不純物濃度P+型半導体領域18は、領域
Ｂに形成されるMISFETのソースおよびドレイン領域とな
る。
前記高不純物濃度N+型半導体領域17A,17B、および前
記高不純物濃度P+型半導体領域を形成後、第11図のよう
に、層間絶縁膜19を例えば、CVD法により半導体基板１
の全面に形成する。前記層間絶縁膜19には、例えば、二
酸化シリコン（SiO2）膜が使用される。その後、コンタ
クトホールを形成し、配線層20を形成する。前記配線層
20には、例えば、アルミニウム（Al）が使用される。前
記配線層20は、メモリセルおよびその周辺のMISFETのソ
ースまたはドレイン領域となる拡散層にコンタクトす
る。また前記配線層20は、メモリセルのコントロールゲ
ート電極となる前記導電層8Bおよび7Bにコンタクトさ
れ、ワード線選択信号を伝える。
記高不純物濃度P+型半導体領域を形成後、第11図のよう
に、層間絶縁膜19を例えば、CVD法により半導体基板１
の全面に形成する。前記層間絶縁膜19には、例えば、二
酸化シリコン（SiO2）膜が使用される。その後、コンタ
クトホールを形成し、配線層20を形成する。前記配線層
20には、例えば、アルミニウム（Al）が使用される。前
記配線層20は、メモリセルおよびその周辺のMISFETのソ
ースまたはドレイン領域となる拡散層にコンタクトす
る。また前記配線層20は、メモリセルのコントロールゲ
ート電極となる前記導電層8Bおよび7Bにコンタクトさ
れ、ワード線選択信号を伝える。
よって、領域Ｃに形成された、MISFETは、前記導電層
7Bおよび8Bよりなるコントロールゲート電極と、前記導
電層5Bよりなるフローティングゲート電極と、前記高不
純物濃度N+型半導体領域17Bよりなるソースおよびドレ
イン領域とから構成されるEPRMOである。また、領域Ｃ
に形成されたMISFETのゲート電極となる導電層5Aへのコ
ンタクトは、第16A図および第16B図のようになり、前記
配線層20とのコンタクトを達成する。
7Bおよび8Bよりなるコントロールゲート電極と、前記導
電層5Bよりなるフローティングゲート電極と、前記高不
純物濃度N+型半導体領域17Bよりなるソースおよびドレ
イン領域とから構成されるEPRMOである。また、領域Ｃ
に形成されたMISFETのゲート電極となる導電層5Aへのコ
ンタクトは、第16A図および第16B図のようになり、前記
配線層20とのコンタクトを達成する。
前記配線層20を形成後、保護膜21を形成する。前記保
護膜21とは、例えば、リンシリケートガラス（PSG）な
どが使用される。
護膜21とは、例えば、リンシリケートガラス（PSG）な
どが使用される。
以上説明したように、本願において開示された新規な
技術によれば、以下に述べる効果を得ることができる。
技術によれば、以下に述べる効果を得ることができる。
（１） EPROMの書き込み系回路を構成するMISFETのゲ
ート電極を、メモリセル部と同様に、多層構造にするこ
とによって、ゲート電極部分の不純物のイオン打ち込み
阻止能力を増大することにより、チャネル部への不純物
リークをおさえられるため、しきい電圧の変動をおさえ
ることができる。
ート電極を、メモリセル部と同様に、多層構造にするこ
とによって、ゲート電極部分の不純物のイオン打ち込み
阻止能力を増大することにより、チャネル部への不純物
リークをおさえられるため、しきい電圧の変動をおさえ
ることができる。
以上本発明によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることないうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることないうまでもない。
たとえば、本発明はすべての半導体領域の導電型が逆
でもよい。
でもよい。
また本発明は、書き込み系回路のMISFETのゲート電極
となる第１導電層と、第２および第３導電層をショート
してもよい。この場合、配線層と、前記第２または第３
導電層とをコンタクトする。
となる第１導電層と、第２および第３導電層をショート
してもよい。この場合、配線層と、前記第２または第３
導電層とをコンタクトする。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、MISFETのチャネル部への不純物の漏れをな
くすことにより、しきい電圧の変動をなくす。
くすことにより、しきい電圧の変動をなくす。
第１図〜第11図は、本発明の実施例であるEPROMとその
周辺回路を構成するMISFETの製造工程を示す断面図、 第12図〜第16図において、Ａ図及びＢ図は、夫々、本発
明の実施例であるEPROMの書き込み系回路を構成するMIS
FETの製造工程を示す平面図及び断面図である。 １……半導体基板（P-）、２……ゲート絶縁膜、３……
Ｎ型半導体領域、４……フィールド絶縁膜、５……第１
導電層、６……絶縁膜、７……第２導電層、８……第３
導電層、９……ホトレジスト、10……低不純物濃度N
-層、10A……低不純物濃度N-型半導体領域、11……ホト
レジスト、12……絶縁膜、13……低不純物濃度N-型半導
体領域、14……側壁スペーサ、15……絶縁膜、16……ゲ
ート絶縁膜、17A,17B……高不純物濃度N+型半導体領域
（ソース，ドレイン領域）、18……高不純物濃度P+型半
導体領域（ソース，ドレイン領域）、19……層間絶縁
膜、20……アルミ配線層、21……保護膜。
周辺回路を構成するMISFETの製造工程を示す断面図、 第12図〜第16図において、Ａ図及びＢ図は、夫々、本発
明の実施例であるEPROMの書き込み系回路を構成するMIS
FETの製造工程を示す平面図及び断面図である。 １……半導体基板（P-）、２……ゲート絶縁膜、３……
Ｎ型半導体領域、４……フィールド絶縁膜、５……第１
導電層、６……絶縁膜、７……第２導電層、８……第３
導電層、９……ホトレジスト、10……低不純物濃度N
-層、10A……低不純物濃度N-型半導体領域、11……ホト
レジスト、12……絶縁膜、13……低不純物濃度N-型半導
体領域、14……側壁スペーサ、15……絶縁膜、16……ゲ
ート絶縁膜、17A,17B……高不純物濃度N+型半導体領域
（ソース，ドレイン領域）、18……高不純物濃度P+型半
導体領域（ソース，ドレイン領域）、19……層間絶縁
膜、20……アルミ配線層、21……保護膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/788 29/792 Ｈ０１Ｌ 27/08 １０２ Ｈ (72)発明者 中野 俊 東京都小平市上水本町1479番地 日立マイ クロコンピュータエンジニアリング株式会 社内 (56)参考文献 特開 昭57−76876（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体主面にフローティングゲートとした
第１ゲート及びコントロールゲートとした第２ゲートを
有する第1MISFETメモリセルと、そのメモリセルの周辺
回路を構成する第2MISFET及び第3MISFETとを備えた半導
体集積回路装置の製造方法であって、 （１）半導体主面にフィールド絶縁膜を選択形成し、第
1,第２及び第3MISFET形成領域を設ける工程、 （２）前記第１及び第3MISFET形成領域にそれぞれ形成
されたゲート絶縁膜を介して第１導電層を形成する工
程、 （３）前記第１及び第3MISFET形成領域に形成された第
１導電層、及び前記第2MISFET形成領域に、絶縁膜を介
してそれぞれ第２導電層を形成する工程、 （４）前記第１及び第3MISFET形成領域上の第１導電層
と第２導電層とを選択的にエッチングし、第１ゲート及
び第２ゲートが同一端を有するようにパターン形成する
工程、 （５）前記（４）工程の後、前記第1MISFET形成領域に
対して、前記第１ゲート及び第２ゲートをマスクとして
選択的に所定の導電型を示す不純物をイオン打込みによ
り導入する工程、 （６）前記第2MISFET形成領域に形成された第２導電層
を選択的にエッチングし、第１ゲートをパターン形成す
る工程、 （７）前記第3MISFET形成領域に対して、前記第１ゲー
ト及び第２ゲートをマスクとして選択的に所定の導電型
を示す不純物を導入する工程、 （８）前記第1,第２及び第3MISFETのためのそれぞれの
第１ゲート及び第２ゲートの側壁に側壁スペーサを形成
する工程、 （９）前記第1,第２及び第3MISFETのためのそれぞれの
第１ゲート及び第２ゲートに形成された側壁スペーサを
マスクとしてソース及びドレイン領域を形成する工程、 とから成ることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項２】前記第１導電層はポリシリコンから成り、
前記第２導電層はポリシリコンであって、その第２導電
層のポリシリコンにはタングステンシリサイドが積層さ
れて成ることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060956A JPH088310B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060956A JPH088310B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228670A JPS63228670A (ja) | 1988-09-22 |
| JPH088310B2 true JPH088310B2 (ja) | 1996-01-29 |
Family
ID=13157355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060956A Expired - Lifetime JPH088310B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088310B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3548984B2 (ja) * | 1991-11-14 | 2004-08-04 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2000068484A (ja) | 1998-08-19 | 2000-03-03 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法並びに不揮発 性半導体記憶装置を内蔵したマイクロコンピュータ及び その製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776876A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | Manufacture of semiconductor device |
-
1987
- 1987-03-18 JP JP62060956A patent/JPH088310B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228670A (ja) | 1988-09-22 |
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Legal Events
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|---|---|---|---|
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