JPH06112503A - 半導体記憶装置およびその製法 - Google Patents
半導体記憶装置およびその製法Info
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- JPH06112503A JPH06112503A JP4256809A JP25680992A JPH06112503A JP H06112503 A JPH06112503 A JP H06112503A JP 4256809 A JP4256809 A JP 4256809A JP 25680992 A JP25680992 A JP 25680992A JP H06112503 A JPH06112503 A JP H06112503A
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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Abstract
(57)【要約】
【目的】 不揮発性メモリ素子を有する半導体記憶装置
を高性能を維持しながら、小形化して高集積化する。 【構成】 半導体基板１上に絶縁膜２を介してフローテ
ィングゲート３、層間絶縁膜４、コントロールゲート電
極５が形成され、これらの両側にソース領域６およびド
レイン領域７が形成されてなるメモリ素子のゲート領域
が半導体基板内に設けられ、ソース領域やドレイン領域
より深い位置に形成される。このメモリ素子がマトリッ
クス状に配置されて半導体記憶装置を形成する。
を高性能を維持しながら、小形化して高集積化する。 【構成】 半導体基板１上に絶縁膜２を介してフローテ
ィングゲート３、層間絶縁膜４、コントロールゲート電
極５が形成され、これらの両側にソース領域６およびド
レイン領域７が形成されてなるメモリ素子のゲート領域
が半導体基板内に設けられ、ソース領域やドレイン領域
より深い位置に形成される。このメモリ素子がマトリッ
クス状に配置されて半導体記憶装置を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュメモリやフ
ラッシュマイコンなどの、不揮発性メモリ素子を備えた
半導体記憶装置およびその製法に関する。
ラッシュマイコンなどの、不揮発性メモリ素子を備えた
半導体記憶装置およびその製法に関する。
【０００２】
【従来の技術】従来より、半導体記憶装置においては、
複数のメモリ素子を縦および横方向に並べて、たとえば
横方向に並んだメモリ素子のドレイン領域をビットライ
ンで接続し、縦方向に並んだメモリ素子のゲート電極を
ワードラインで接続し、ソース領域をソースラインで接
続して半導体記憶装置を形成している。そして、入出力
制御回路などによって、半導体記憶装置の任意の横方向
の１本、縦方向の１本を選び出して、所望のセルにデー
タの書込み、またはデータの読出しを行っている。
複数のメモリ素子を縦および横方向に並べて、たとえば
横方向に並んだメモリ素子のドレイン領域をビットライ
ンで接続し、縦方向に並んだメモリ素子のゲート電極を
ワードラインで接続し、ソース領域をソースラインで接
続して半導体記憶装置を形成している。そして、入出力
制御回路などによって、半導体記憶装置の任意の横方向
の１本、縦方向の１本を選び出して、所望のセルにデー
タの書込み、またはデータの読出しを行っている。
【０００３】このような半導体記憶装置を高集積化する
ためには、素子個々の領域を小さくしたり、ビットライ
ン間およびワードライン間の距離を小さくする必要があ
る。
ためには、素子個々の領域を小さくしたり、ビットライ
ン間およびワードライン間の距離を小さくする必要があ
る。
【０００４】
【発明が解決しようとする課題】従来の半導体記憶装置
の平面図を図14に示す。また、図15は図14のＸ−Ｘ線に
沿う断面図、図16は図14のＹ−Ｙ線に沿う断面図であ
る。
の平面図を図14に示す。また、図15は図14のＸ−Ｘ線に
沿う断面図、図16は図14のＹ−Ｙ線に沿う断面図であ
る。
【０００５】各記憶素子101 間に設けられたソース領域
102 （ソース領域は隣接する２つの素子のソース領域を
兼用する）をつなぐソースラインＳＬは拡散層で形成さ
れているため、ソースラインＳＬとワードラインＷＬの
エッジが交差すると、カップリング比が異なってしまう
ためマージンＭ１（図14参照）が必要である。そのた
め、ソースラインＳＬをはさむワードライン間の距離が
大きくなる。
102 （ソース領域は隣接する２つの素子のソース領域を
兼用する）をつなぐソースラインＳＬは拡散層で形成さ
れているため、ソースラインＳＬとワードラインＷＬの
エッジが交差すると、カップリング比が異なってしまう
ためマージンＭ１（図14参照）が必要である。そのた
め、ソースラインＳＬをはさむワードライン間の距離が
大きくなる。
【０００６】また、ワードラインとビットラインとの短
絡を防ぐため、ドレインコンタクト104 とワードライン
ＷＬとのあいだにアライメントマージンＭ２（図14参
照）が必要であり、ドレインコンタクト104 をはさむワ
ードライン間の距離も大きくなる。
絡を防ぐため、ドレインコンタクト104 とワードライン
ＷＬとのあいだにアライメントマージンＭ２（図14参
照）が必要であり、ドレインコンタクト104 をはさむワ
ードライン間の距離も大きくなる。
【０００７】一方素子を小さくすると、ゲート電極も小
さくなり、フローティングゲート105 とコントロールゲ
ート電極107 とのあいだの層間絶縁膜106 による容量Ｃ
1 も小さくなる。動作時の電圧印加はコントロールゲー
ト電極になされるが、動作に寄与する電圧はフローティ
ングゲートに印加される電圧である。この電圧は、前述
の層間絶縁膜106 による容量Ｃ1 とフローティングゲー
ト105 と半導体基板100 とのあいだのゲート絶縁膜によ
る容量Ｃ2 との関係であるカップリング比により左右さ
れる。すなわち、カップリング比は前述のＣ1 とＣ2 に
よりＣ1 ／（Ｃ1 ＋Ｃ2 ）の関係で与えられ、Ｃ1 がＣ
2 に比して大きい程カップリング比が大きくなり、フロ
ーティングゲートに効果的に電圧を供給できる。そのた
め、カップリング比を大きくしようとすると、フローテ
ィングゲート105 はビットラインＢＬに対して直角の方
向に長くしなければならない。フローティングゲートが
アクティブ領域の幅ＷよりもビットラインＢＬに対して
直角の方向に長くなるため、ビットライン間の距離が大
きくなるという問題がある。
さくなり、フローティングゲート105 とコントロールゲ
ート電極107 とのあいだの層間絶縁膜106 による容量Ｃ
1 も小さくなる。動作時の電圧印加はコントロールゲー
ト電極になされるが、動作に寄与する電圧はフローティ
ングゲートに印加される電圧である。この電圧は、前述
の層間絶縁膜106 による容量Ｃ1 とフローティングゲー
ト105 と半導体基板100 とのあいだのゲート絶縁膜によ
る容量Ｃ2 との関係であるカップリング比により左右さ
れる。すなわち、カップリング比は前述のＣ1 とＣ2 に
よりＣ1 ／（Ｃ1 ＋Ｃ2 ）の関係で与えられ、Ｃ1 がＣ
2 に比して大きい程カップリング比が大きくなり、フロ
ーティングゲートに効果的に電圧を供給できる。そのた
め、カップリング比を大きくしようとすると、フローテ
ィングゲート105 はビットラインＢＬに対して直角の方
向に長くしなければならない。フローティングゲートが
アクティブ領域の幅ＷよりもビットラインＢＬに対して
直角の方向に長くなるため、ビットライン間の距離が大
きくなるという問題がある。
【０００８】また、アクティブ領域の幅Ｗは、ドレイン
コンタクトが形成される場所においては大きくとる必要
があるので、その幅を領域全体に渡って小さくすること
は不可能である。
コンタクトが形成される場所においては大きくとる必要
があるので、その幅を領域全体に渡って小さくすること
は不可能である。
【０００９】以上のように、従来の構成では、半導体記
憶装置の高集積化には限界がある。
憶装置の高集積化には限界がある。
【００１０】前記の問題を解決すべく、本発明は、ビッ
トライン間の距離、およびワードライン間の距離を小さ
くして、半導体記憶装置の微細化を図り、しかも各メモ
リ素子のカップリング比を大きく維持することができる
高度に集積化された不揮発性半導体装置を提供すること
を目的とする。
トライン間の距離、およびワードライン間の距離を小さ
くして、半導体記憶装置の微細化を図り、しかも各メモ
リ素子のカップリング比を大きく維持することができる
高度に集積化された不揮発性半導体装置を提供すること
を目的とする。
【００１１】また、本発明は各素子の特性を劣化させる
ことなくゲート長を短くし、アクセスタイムの早い不揮
発性半導体記憶装置を提供することを目的とする。
ことなくゲート長を短くし、アクセスタイムの早い不揮
発性半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に絶縁膜を介して順次積層されたフロ
ーティングゲート、層間絶縁膜およびコントロールゲー
ト電極と、該ゲート電極の両側の半導体基板にそれぞれ
形成されたソース領域およびドレイン領域とからなる電
界効果トランジスタを有する不揮発性メモリ素子がマト
リックス状に配列されてなる半導体記憶装置であって、
前記積層されたフローティングゲート、層間絶縁膜およ
びコントロール電極が、前記半導体基板に設けられた凹
部に形成されていることを特徴としている。
は、半導体基板上に絶縁膜を介して順次積層されたフロ
ーティングゲート、層間絶縁膜およびコントロールゲー
ト電極と、該ゲート電極の両側の半導体基板にそれぞれ
形成されたソース領域およびドレイン領域とからなる電
界効果トランジスタを有する不揮発性メモリ素子がマト
リックス状に配列されてなる半導体記憶装置であって、
前記積層されたフローティングゲート、層間絶縁膜およ
びコントロール電極が、前記半導体基板に設けられた凹
部に形成されていることを特徴としている。
【００１３】また、縦（または横）方向に並ぶ前記不揮
発性メモリ素子の各ソース領域をたがいに連結するソー
スラインを該ソース領域上に形成する第１のポリシリコ
ン膜と、前記各メモリ素子のフローティングゲートをそ
れぞれ形成する第２のポリシリコン膜と、縦（または
横）方向に並ぶ前記メモリ素子の各コントロールゲート
電極をたがいに連結するワードラインを形成する第３の
ポリシリコン膜とからなるポリシリコン膜三層構造を呈
していることが好ましい。
発性メモリ素子の各ソース領域をたがいに連結するソー
スラインを該ソース領域上に形成する第１のポリシリコ
ン膜と、前記各メモリ素子のフローティングゲートをそ
れぞれ形成する第２のポリシリコン膜と、縦（または
横）方向に並ぶ前記メモリ素子の各コントロールゲート
電極をたがいに連結するワードラインを形成する第３の
ポリシリコン膜とからなるポリシリコン膜三層構造を呈
していることが好ましい。
【００１４】さらに、前記第１のポリシリコン膜および
／または第３のポリシリコン膜は、ドープドポリシリコ
ン−ケイ化タングステン−ポリシリコンからなる三層構
造であることが好ましい。
／または第３のポリシリコン膜は、ドープドポリシリコ
ン−ケイ化タングステン−ポリシリコンからなる三層構
造であることが好ましい。
【００１５】また、本発明の半導体記憶装置の製法は、
（ａ）半導体基板を横（または縦）方向に形成したフィ
ールド酸化膜で分離してアクティブ領域を形成し、
（ｂ）前記半導体基板表面に第１のポリシリコン膜を形
成し、（ｃ）第１のポリシリコン膜をパターニングする
と共に、前記半導体基板のゲート領域形成場所をエッチ
ングして凹部を形成し、（ｄ）前記半導体基板を酸化し
て凹部にトンネル酸化膜を形成し、（ｅ）第２のポリシ
リコン膜および層間絶縁膜を順次積層して前記アクティ
ブ領域上の各素子を連結した帯状にパターニングし、
（ｆ）第３のポリシリコン膜を設けてソース領域上をエ
ッチングし、縦（または横）方向の素子を連結した帯状
にパターニングし、（ｇ）前記第３のポリシリコン膜表
面およびパターニングにより露出したポリシリコン膜を
酸化したのち、ドレイン領域上の第３のポリシリコン
膜、層間絶縁膜、第２のポリシリコン膜をエッチングし
て縦（または横）方向に並んだ各素子のコントロールゲ
ート電極を連結したワードラインを形成し、（ｈ）横
（または縦）方向に並んだ各素子のドレイン領域状の第
１のポリシリコン膜からなるドレイン電極を金属配線で
連結してビットラインを形成することを特徴とする。
（ａ）半導体基板を横（または縦）方向に形成したフィ
ールド酸化膜で分離してアクティブ領域を形成し、
（ｂ）前記半導体基板表面に第１のポリシリコン膜を形
成し、（ｃ）第１のポリシリコン膜をパターニングする
と共に、前記半導体基板のゲート領域形成場所をエッチ
ングして凹部を形成し、（ｄ）前記半導体基板を酸化し
て凹部にトンネル酸化膜を形成し、（ｅ）第２のポリシ
リコン膜および層間絶縁膜を順次積層して前記アクティ
ブ領域上の各素子を連結した帯状にパターニングし、
（ｆ）第３のポリシリコン膜を設けてソース領域上をエ
ッチングし、縦（または横）方向の素子を連結した帯状
にパターニングし、（ｇ）前記第３のポリシリコン膜表
面およびパターニングにより露出したポリシリコン膜を
酸化したのち、ドレイン領域上の第３のポリシリコン
膜、層間絶縁膜、第２のポリシリコン膜をエッチングし
て縦（または横）方向に並んだ各素子のコントロールゲ
ート電極を連結したワードラインを形成し、（ｈ）横
（または縦）方向に並んだ各素子のドレイン領域状の第
１のポリシリコン膜からなるドレイン電極を金属配線で
連結してビットラインを形成することを特徴とする。
【００１６】さらに、前記ビットラインの形成を、サイ
ドスペーサを利用した自己整合によりドレイン領域上の
第１のポリシリコン膜表面の酸化膜にコンタクト孔を設
けて金属膜で連結することが好ましい。
ドスペーサを利用した自己整合によりドレイン領域上の
第１のポリシリコン膜表面の酸化膜にコンタクト孔を設
けて金属膜で連結することが好ましい。
【００１７】
【作用】本発明においては、不揮発性メモリ素子をマト
リックス状に有する半導体記憶装置において、ゲート領
域を半導体基板に形成した凹部の底部に形成して基板内
に立体的に形成しているため、狭い幅でフローティング
ゲートとコントロール電極とのあいだの層間絶縁膜によ
る容量を大きくでき、カップリング比を大きくできる。
その結果各メモリ素子を小さくできると共に、ワードラ
イン間およびビットライン間の距離を小さくでる。
リックス状に有する半導体記憶装置において、ゲート領
域を半導体基板に形成した凹部の底部に形成して基板内
に立体的に形成しているため、狭い幅でフローティング
ゲートとコントロール電極とのあいだの層間絶縁膜によ
る容量を大きくでき、カップリング比を大きくできる。
その結果各メモリ素子を小さくできると共に、ワードラ
イン間およびビットライン間の距離を小さくでる。
【００１８】
【実施例】本発明の実施例を図面を参照しつつ以下に説
明する。図１は、本発明の不揮発性のメモリ素子をマト
リックス上に配列した半導体記憶装置の一実施例の一部
を示す平面図である。また、図２は図１のＸ−Ｘ線に沿
う断面図、図３は図１のＹ−Ｙ線に沿う断面図である。
明する。図１は、本発明の不揮発性のメモリ素子をマト
リックス上に配列した半導体記憶装置の一実施例の一部
を示す平面図である。また、図２は図１のＸ−Ｘ線に沿
う断面図、図３は図１のＹ−Ｙ線に沿う断面図である。
【００１９】本実施例では、ゲート領域が半導体基板１
の内部に形成されていることに特徴がある。この深さは
ソース領域６やドレイン領域７より深く形成されること
が好ましい。そのため、本実施例では半導体基板１に形
成された凹部の表面にゲート絶縁膜２、第２のポリシリ
コン膜からなるフローティングゲート３、層間絶縁膜
４、コントロールゲート電極５が順次凹部内に形成され
ている。これらゲート電極の両側にソース領域６、６
ａ、（６ａは接合耐圧を向上させるための低濃度領域）
とドレイン領域７が形成され、ソース領域は隣り合う２
個のメモリ素子のソース領域を兼用している。
の内部に形成されていることに特徴がある。この深さは
ソース領域６やドレイン領域７より深く形成されること
が好ましい。そのため、本実施例では半導体基板１に形
成された凹部の表面にゲート絶縁膜２、第２のポリシリ
コン膜からなるフローティングゲート３、層間絶縁膜
４、コントロールゲート電極５が順次凹部内に形成され
ている。これらゲート電極の両側にソース領域６、６
ａ、（６ａは接合耐圧を向上させるための低濃度領域）
とドレイン領域７が形成され、ソース領域は隣り合う２
個のメモリ素子のソース領域を兼用している。
【００２０】ソース領域６上には第１のポリシリコン膜
からなるソースラインＳＬが縦方向のメモリ素子のソー
ス領域を連結して形成され、ドレイン領域７上にも第１
のポリシリコン膜からなるドレイン電極９が形成され、
それらの第１ポリシリコン膜から不純物の拡散によりソ
ース領域６、ドレイン領域７が形成されている。このド
レイン領域７上の第１のポリシリコン膜に連結して横方
向に並ぶ各メモリ素子のドレイン電極９が連結され、コ
ントロールゲート電極５の表面に形成された絶縁膜10上
に金属配線膜によりビットラインＢＬが形成されてい
る。このビットラインＢＬの形成に当っては、サイドス
ペーサ11の形成により自己整合的にドレインコンタクト
８を形成している。
からなるソースラインＳＬが縦方向のメモリ素子のソー
ス領域を連結して形成され、ドレイン領域７上にも第１
のポリシリコン膜からなるドレイン電極９が形成され、
それらの第１ポリシリコン膜から不純物の拡散によりソ
ース領域６、ドレイン領域７が形成されている。このド
レイン領域７上の第１のポリシリコン膜に連結して横方
向に並ぶ各メモリ素子のドレイン電極９が連結され、コ
ントロールゲート電極５の表面に形成された絶縁膜10上
に金属配線膜によりビットラインＢＬが形成されてい
る。このビットラインＢＬの形成に当っては、サイドス
ペーサ11の形成により自己整合的にドレインコンタクト
８を形成している。
【００２１】本発明においては、ソースラインＳＬにポ
リシリコン膜を使用しているため、ソースラインＳＬと
ワードラインＷＬとのあいだのアライメントマージンが
不要となり、従来のものと比べて、ソースラインＳＬと
ワードラインＷＬとのあいだの距離が小さくなってい
る。また、サイドスペーサー11により、ドレインコンタ
クト８が自己整合的に形成され、アライメントマージン
が不要であるため、ドレインコンタクト８をはさむワー
ドライン間の距離も、従来のものと比べて小さくなって
いる。
リシリコン膜を使用しているため、ソースラインＳＬと
ワードラインＷＬとのあいだのアライメントマージンが
不要となり、従来のものと比べて、ソースラインＳＬと
ワードラインＷＬとのあいだの距離が小さくなってい
る。また、サイドスペーサー11により、ドレインコンタ
クト８が自己整合的に形成され、アライメントマージン
が不要であるため、ドレインコンタクト８をはさむワー
ドライン間の距離も、従来のものと比べて小さくなって
いる。
【００２２】また、半導体記憶装置の高集積化のために
は、各メモリセル自身も小型化するのが好ましいが、メ
モリセルを小さくすると、層間絶縁膜４の面積も小さく
なり、カップリング比も小さくなる。これを防止するた
めには、層間絶縁膜４を薄くする必要があるが、層間絶
縁膜４を薄くするとピンホールによるリークなどの信頼
性が劣化する。そこで、図２および図３に示すように、
ゲート電極部をトレンチ構造とすることにより、層間絶
縁膜４の面積を大きくしてカップリング比を大きくする
と共に横方向の面積を小さくし、素子の小型化を実現し
ている。
は、各メモリセル自身も小型化するのが好ましいが、メ
モリセルを小さくすると、層間絶縁膜４の面積も小さく
なり、カップリング比も小さくなる。これを防止するた
めには、層間絶縁膜４を薄くする必要があるが、層間絶
縁膜４を薄くするとピンホールによるリークなどの信頼
性が劣化する。そこで、図２および図３に示すように、
ゲート電極部をトレンチ構造とすることにより、層間絶
縁膜４の面積を大きくしてカップリング比を大きくする
と共に横方向の面積を小さくし、素子の小型化を実現し
ている。
【００２３】このように、各メモリセルが小型化される
と、ビットライン間の距離も、従来のものよりも小さく
なると共に、本実施例では、ソースラインをポリシリコ
ン膜で形成し、さらにはドレインコンタクトをサイドス
ペーサによる自己整合で行っており、アライメントマー
ジンが不要で各配線間の間隔を狭くでき、小型化を達成
できる。
と、ビットライン間の距離も、従来のものよりも小さく
なると共に、本実施例では、ソースラインをポリシリコ
ン膜で形成し、さらにはドレインコンタクトをサイドス
ペーサによる自己整合で行っており、アライメントマー
ジンが不要で各配線間の間隔を狭くでき、小型化を達成
できる。
【００２４】以上のように、本発明によれば、半導体記
憶装置が従来のものに比べて高度に集積化することが可
能になり、しかも、各メモリーセルの信頼性も劣化する
ことがない。
憶装置が従来のものに比べて高度に集積化することが可
能になり、しかも、各メモリーセルの信頼性も劣化する
ことがない。
【００２５】つぎに本発明の一実施例である不揮発性半
導体記憶装置の製法について説明する。
導体記憶装置の製法について説明する。
【００２６】まず、半導体基板に横方向に延びるアクテ
ィブ領域を形成する。具体例としては、Ｐ型のシリコン
基板１上に、従来のＬＯＣＯＳ（Local oxidation of s
ilicon）法により、厚い酸化膜12で囲まれた横方向にの
びる薄い酸化膜13を有するアクティブ領域Ａを形成する
（図４（ａ）、（ｂ）参照。図４で（ａ）は（ｂ）のＸ
−Ｘ線に沿う断面図であるが、尺度は（ａ）と（ｂ）と
で同一でない。（ａ）、（ｂ）の関係については、以下
の図においても同じ）。このとき、アクティブ領域Ａ間
の距離は、最小の加工寸法（約0.6 μｍ）で行う。
ィブ領域を形成する。具体例としては、Ｐ型のシリコン
基板１上に、従来のＬＯＣＯＳ（Local oxidation of s
ilicon）法により、厚い酸化膜12で囲まれた横方向にの
びる薄い酸化膜13を有するアクティブ領域Ａを形成する
（図４（ａ）、（ｂ）参照。図４で（ａ）は（ｂ）のＸ
−Ｘ線に沿う断面図であるが、尺度は（ａ）と（ｂ）と
で同一でない。（ａ）、（ｂ）の関係については、以下
の図においても同じ）。このとき、アクティブ領域Ａ間
の距離は、最小の加工寸法（約0.6 μｍ）で行う。
【００２７】つぎに、全面にポリシリコン膜を成膜す
る。具体例としては、まずソース領域となる部分（図５
（ｂ）中で破線で囲まれた部分）に低濃度領域６ａを形
成するため、リンをイオン打込みする。このとき、ゲー
ト領域にリンが打ち込まれてもよい。そのあと、薄い酸
化膜13を除去し、全面に第１のポリシリコン膜14を堆積
し、第１のポリシリコン膜14中に、高濃度のヒ素をイオ
ン打込みする（図５（ａ）、（ｂ）参照）。なお、さら
にソースラインＳＬの抵抗を下げるために、第１のポリ
シリコン膜14をポリシリコン−ケイ化タングステン−ド
ープドポリシリコンの三層構造としてもよい。
る。具体例としては、まずソース領域となる部分（図５
（ｂ）中で破線で囲まれた部分）に低濃度領域６ａを形
成するため、リンをイオン打込みする。このとき、ゲー
ト領域にリンが打ち込まれてもよい。そのあと、薄い酸
化膜13を除去し、全面に第１のポリシリコン膜14を堆積
し、第１のポリシリコン膜14中に、高濃度のヒ素をイオ
ン打込みする（図５（ａ）、（ｂ）参照）。なお、さら
にソースラインＳＬの抵抗を下げるために、第１のポリ
シリコン膜14をポリシリコン−ケイ化タングステン−ド
ープドポリシリコンの三層構造としてもよい。
【００２８】つぎに、第１のポリシリコン膜14をパター
ニングすると共に、ゲート領域形成場所をエッチングし
て凹部を形成する。具体的には、フォトレジストなどに
よりマスキングをして、第１のポリシリコン膜14をパタ
ーニングし、ソースラインＳＬおよびドレイン電極９を
形成する。さらにゲート領域となる部分のシリコン基板
１を異方性エッチング装置によりエッチングして凹部15
を形成する。このときのエッチング深さは、ソース領域
およびドレイン領域の拡散深さよりも深くすることが好
ましい（図６（ａ）、（ｂ）参照）。
ニングすると共に、ゲート領域形成場所をエッチングし
て凹部を形成する。具体的には、フォトレジストなどに
よりマスキングをして、第１のポリシリコン膜14をパタ
ーニングし、ソースラインＳＬおよびドレイン電極９を
形成する。さらにゲート領域となる部分のシリコン基板
１を異方性エッチング装置によりエッチングして凹部15
を形成する。このときのエッチング深さは、ソース領域
およびドレイン領域の拡散深さよりも深くすることが好
ましい（図６（ａ）、（ｂ）参照）。
【００２９】つぎに、ゲート領域の表面にトンネル酸化
膜を形成する。すなわち、前工程で、シリコン基板１の
エッチングされた凹部15に沿って、トンネル絶縁膜16を
形成する。具体例としては、シリコン基板全体を850 〜
900 ℃で10〜20分間加熱処理してシリコン酸化膜を形成
する。このとき、高濃度のヒ素がイオン打込みされた第
１のポリシリコン膜（ソースラインＳＬ、ドレイン電極
９）とシリコン基板１とは酸化速度が異なるので、第１
のポリシリコン膜の周囲には、500 〜600 Åの厚い酸化
膜17が形成されるが、トンネル酸化膜となる凹部15の酸
化膜16は100 Å位の厚さで形成される。この際、第１の
ポリシリコン膜から不純物が半導体基板１に拡散してソ
ース領域６およびドレイン領域７が形成される。そのの
ち、スレッショルド電圧Ｖth調整用のイオン打込みを行
う（図７参照）。
膜を形成する。すなわち、前工程で、シリコン基板１の
エッチングされた凹部15に沿って、トンネル絶縁膜16を
形成する。具体例としては、シリコン基板全体を850 〜
900 ℃で10〜20分間加熱処理してシリコン酸化膜を形成
する。このとき、高濃度のヒ素がイオン打込みされた第
１のポリシリコン膜（ソースラインＳＬ、ドレイン電極
９）とシリコン基板１とは酸化速度が異なるので、第１
のポリシリコン膜の周囲には、500 〜600 Åの厚い酸化
膜17が形成されるが、トンネル酸化膜となる凹部15の酸
化膜16は100 Å位の厚さで形成される。この際、第１の
ポリシリコン膜から不純物が半導体基板１に拡散してソ
ース領域６およびドレイン領域７が形成される。そのの
ち、スレッショルド電圧Ｖth調整用のイオン打込みを行
う（図７参照）。
【００３０】つぎに、フローティングゲートおよび層間
絶縁膜を形成し、パターニングする。具体例としては、
フローティングゲートとなる第２のポリシリコン膜18を
全面に堆積し、低濃度のリンを拡散させる。そしてその
上に、層間絶縁膜19として、酸化シリコン膜およびチッ
化シリコン膜を全面に形成する。ここで、層間絶縁膜19
は図８に示したように凹部15の表面に形成されているの
で、その面積を大きくできカップリング比を大きくする
ことができる。このようにして、メモリ素子が小型化さ
れても層間絶縁膜19を必要以上に薄くすることなく、コ
ントロールゲート電極とフローティングゲート間の容量
を大きくでき、大きなカップリング比をうることがで
き、装置の信頼性が低下することはない。
絶縁膜を形成し、パターニングする。具体例としては、
フローティングゲートとなる第２のポリシリコン膜18を
全面に堆積し、低濃度のリンを拡散させる。そしてその
上に、層間絶縁膜19として、酸化シリコン膜およびチッ
化シリコン膜を全面に形成する。ここで、層間絶縁膜19
は図８に示したように凹部15の表面に形成されているの
で、その面積を大きくできカップリング比を大きくする
ことができる。このようにして、メモリ素子が小型化さ
れても層間絶縁膜19を必要以上に薄くすることなく、コ
ントロールゲート電極とフローティングゲート間の容量
を大きくでき、大きなカップリング比をうることがで
き、装置の信頼性が低下することはない。
【００３１】つぎに、アクティブ領域Ａ上に、第２のポ
リシリコン膜18と、層間膜19とが残存するように、エッ
チングを行い、そのあと酸化する（図９参照）。
リシリコン膜18と、層間膜19とが残存するように、エッ
チングを行い、そのあと酸化する（図９参照）。
【００３２】つぎに、コントロールゲートとなる第３の
ポリシリコン膜を全面に堆積し、ソース領域６上をエッ
チングし縦方向の素子を連結するようにパターニングす
る（図10参照）。具体例としてはＣＶＤ法などにより第
３のポリシリコン膜20を成膜したのち、ソースラインＳ
Ｌ上をエッチングしてリンを拡散する。なお、ワードラ
インＷＬの抵抗を下げるために、第３のポリシリコン膜
20をドープドポリシリコン−ケイ化タングステン−ポリ
シリコンの三層構造としてもよい。
ポリシリコン膜を全面に堆積し、ソース領域６上をエッ
チングし縦方向の素子を連結するようにパターニングす
る（図10参照）。具体例としてはＣＶＤ法などにより第
３のポリシリコン膜20を成膜したのち、ソースラインＳ
Ｌ上をエッチングしてリンを拡散する。なお、ワードラ
インＷＬの抵抗を下げるために、第３のポリシリコン膜
20をドープドポリシリコン−ケイ化タングステン−ポリ
シリコンの三層構造としてもよい。
【００３３】つぎに、第３のポリシリコン膜20の表面お
よびパターニングにより露出したポリシリコン膜を酸化
したのち、ドレイン領域７上の第３のポリシリコン膜2
0、層間絶縁膜19、第２のポリシリコン膜18をエッチン
グして縦方向に並んだ各素子のコントロールゲート電極
を連結したワードラインＷＬを形成する。具体例として
は、半導体基板１全体を 895〜 905℃に昇温し、約15分
間の熱処理により酸化する。この酸化により、ソース領
域上の第１のポリシリコン膜も酸化し、厚い酸化膜21が
形成されると共に、、第２のポリシリコン膜18および第
３のポリシリコン膜20の表面およびパターニングで露出
した側壁が酸化され、酸化膜10が形成される。そして、
ドレイン領域７上の酸化膜10、第３のポリシリコン膜2
0、相関絶縁膜19および第２のポリシリコン膜18をエッ
チングし、縦方向に並んだ各素子のコントロール電極を
連結したワードラインＷＬを形成する（図11参照）。
よびパターニングにより露出したポリシリコン膜を酸化
したのち、ドレイン領域７上の第３のポリシリコン膜2
0、層間絶縁膜19、第２のポリシリコン膜18をエッチン
グして縦方向に並んだ各素子のコントロールゲート電極
を連結したワードラインＷＬを形成する。具体例として
は、半導体基板１全体を 895〜 905℃に昇温し、約15分
間の熱処理により酸化する。この酸化により、ソース領
域上の第１のポリシリコン膜も酸化し、厚い酸化膜21が
形成されると共に、、第２のポリシリコン膜18および第
３のポリシリコン膜20の表面およびパターニングで露出
した側壁が酸化され、酸化膜10が形成される。そして、
ドレイン領域７上の酸化膜10、第３のポリシリコン膜2
0、相関絶縁膜19および第２のポリシリコン膜18をエッ
チングし、縦方向に並んだ各素子のコントロール電極を
連結したワードラインＷＬを形成する（図11参照）。
【００３４】つぎに、横方向に並んだ各素子のドレイン
領域上の第１のポリシリコン膜からなるドレイン電極９
を金属配線で連結してビットラインＢＬを形成する。具
体例としては、ＣＶＤ法により、ＳｉＯ2 膜などを全面
に堆積し、ＲＩＥ法などによりエッチバックして、サイ
ドスペーサ11を形成し、酸化膜17にコンタクト孔22を形
成する（図12参照）。このサイドスペーサ11の存在によ
り、セルフアライメントでコンタクト孔22、すなわちド
レインコンタクト８を形成できるなどの効果がある。ま
たこのとき、ソース領域上とドレイン領域上との酸化膜
の膜厚が異なるため、ドレインコンタクト８のみを形成
でき、ソースラインＳＬを露出させることはない。引き
続き、スパッタリング法などにより、Ａｌ−Ｓｉ−Ｃｕ
合金膜を全面に堆積し、パターニングしてビットライン
ＢＬを形成する（図13参照）。
領域上の第１のポリシリコン膜からなるドレイン電極９
を金属配線で連結してビットラインＢＬを形成する。具
体例としては、ＣＶＤ法により、ＳｉＯ2 膜などを全面
に堆積し、ＲＩＥ法などによりエッチバックして、サイ
ドスペーサ11を形成し、酸化膜17にコンタクト孔22を形
成する（図12参照）。このサイドスペーサ11の存在によ
り、セルフアライメントでコンタクト孔22、すなわちド
レインコンタクト８を形成できるなどの効果がある。ま
たこのとき、ソース領域上とドレイン領域上との酸化膜
の膜厚が異なるため、ドレインコンタクト８のみを形成
でき、ソースラインＳＬを露出させることはない。引き
続き、スパッタリング法などにより、Ａｌ−Ｓｉ−Ｃｕ
合金膜を全面に堆積し、パターニングしてビットライン
ＢＬを形成する（図13参照）。
【００３５】前述の実施例では、ソースライン、ワード
ラインを縦方向に並んだ素子をそれぞれ連結し、ビット
ラインを横方向に並んだ素子をそれぞれ連結する例で説
明したが、それぞれ逆でもよい。
ラインを縦方向に並んだ素子をそれぞれ連結し、ビット
ラインを横方向に並んだ素子をそれぞれ連結する例で説
明したが、それぞれ逆でもよい。
【００３６】
【発明の効果】本発明によれば、不揮発性半導体記憶装
置において、各メモリ素子およびワードライン間および
ビットライン間の距離を小さく形成できるため、半導体
装置の高集積化が可能となる。また、層間絶縁膜の厚さ
を薄くしたり、面積を小さくしたりすることなく各メモ
リーセル自身が小型化されているため、高集積化による
装置の信頼性の劣化もない。
置において、各メモリ素子およびワードライン間および
ビットライン間の距離を小さく形成できるため、半導体
装置の高集積化が可能となる。また、層間絶縁膜の厚さ
を薄くしたり、面積を小さくしたりすることなく各メモ
リーセル自身が小型化されているため、高集積化による
装置の信頼性の劣化もない。
【図１】本発明の半導体記憶装置の一実施例を示す平面
説明図である。
説明図である。
【図２】図１のＸ−Ｘ線に沿う断面説明図である。
【図３】図１のＹ−Ｙ線に沿う断面説明図である。
【図４】本発明の半導体記憶装置の製法の一実施例の一
工程を示す説明図である。
工程を示す説明図である。
【図５】本発明の半導体記憶装置の製法の一実施例の一
工程を示す説明図である。
工程を示す説明図である。
【図６】本発明の半導体記憶装置の製法の一実施例の一
工程を示す説明図である。
工程を示す説明図である。
【図７】本発明の半導体記憶装置の製法の一実施例の一
工程を示す説明図である。
工程を示す説明図である。
【図８】本発明の半導体記憶装置の製法の一実施例の一
工程を示す説明図である。
工程を示す説明図である。
【図９】本発明の半導体記憶装置の製法の一実施例の一
工程を示す説明図である。
工程を示す説明図である。
【図１０】本発明の半導体記憶装置の製法の一実施例の
一工程を示す説明図である。
一工程を示す説明図である。
【図１１】本発明の半導体記憶装置の製法の一実施例の
一工程を示す説明図である。
一工程を示す説明図である。
【図１２】本発明の半導体記憶装置の製法の一実施例の
一工程を示す説明図である。
一工程を示す説明図である。
【図１３】本発明の半導体記憶装置の製法の一実施例の
一工程を示す説明図である。
一工程を示す説明図である。
【図１４】従来の半導体記憶装置の平面説明図である。
【図１５】図14のＸ−Ｘ線に沿う断面説明図である。
【図１６】図14のＹ−Ｙ線に沿う断面説明図である。
１ 半導体基板 ２ 絶縁膜 ３ フローティングゲート ４ 層間絶縁膜 ５ コントロールゲート電極 ６ ソース領域 ７ ドレイン領域 ８ ドレインコンタクト ９ ドレイン電極 11 サイドスペーサ Ａ アクティブ領域 ＳＬ ソースライン ＷＬ ワードライン ＢＬ ビットライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (5)
- 【請求項１】 半導体基板上に絶縁膜を介して順次積層
されたフローティングゲート、層間絶縁膜およびコント
ロールゲート電極と、該ゲート電極の両側の半導体基板
にそれぞれ形成されたソース領域およびドレイン領域と
からなる電界効果トランジスタを有する不揮発性メモリ
素子が、マトリックス状に配列されてなる半導体記憶装
置であって、前記積層されたフローティングゲート、層
間絶縁膜およびコントロール電極が、前記半導体基板に
設けられた凹部に形成されてなる半導体記憶装置。 - 【請求項２】 縦（または横）方向に並ぶ前記不揮発性
メモリ素子の各ソース領域をたがいに連結するソースラ
インを該ソース領域上に形成する第１のポリシリコン膜
と、前記各メモリ素子のフローティングゲートをそれぞ
れ形成する第２のポリシリコン膜と、縦（または横）方
向に並ぶ前記メモリ素子の各コントロールゲート電極を
たがいに連結するワードラインを形成する第３のポリシ
リコン膜とからなるポリシリコン膜三層構造を呈してな
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記第１のポリシリコン膜および／また
は前記第３のポリシリコン膜が、ドープドポリシリコン
−ケイ化タングステン−ポリシリコンからなる三層構造
である請求項２記載の半導体装置。 - 【請求項４】 （ａ）半導体基板を横（または縦）方向
に形成したフィールド酸化膜で分離してアクティブ領域
を形成し、 （ｂ）前記半導体基板表面に第１のポリシリコン膜を形
成し、 （ｃ）第１のポリシリコン膜をパターニングすると共
に、前記半導体基板のゲート領域形成場所をエッチング
して凹部を形成し、 （ｄ）前記半導体基板を酸化して凹部にトンネル酸化膜
を形成し、 （ｅ）第２のポリシリコン膜および層間絶縁膜を順次積
層して前記アクティブ領域上の各素子を連結した帯状に
パターニングし、 （ｆ）第３のポリシリコン膜を設けてソース領域上をエ
ッチングし、縦（または横）方向の素子を連結した帯状
にパターニングし、 （ｇ）前記第３のポリシリコン膜表面およびパターニン
グにより露出したポリシリコン膜を酸化したのち、ドレ
イン領域上の第３のポリシリコン膜、層間絶縁膜、第２
のポリシリコン膜をエッチングして縦（または横）方向
に並んだ各素子のコントロールゲート電極を連結したワ
ードラインを形成し、 （ｈ）横（または縦）方向に並んだ各素子のドレイン領
域状の第１のポリシリコン膜からなるドレイン電極を金
属配線で連結してビットラインを形成することを特徴と
する半導体記憶装置の製法。 - 【請求項５】 前記ビットラインの形成を、サイドスペ
ーサを利用した自己整合によりドレイン領域上の第１の
ポリシリコン膜表面の酸化膜にコンタクト孔を設けて金
属膜で連結して形成することを特徴とする請求項４記載
の製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256809A JP2889061B2 (ja) | 1992-09-25 | 1992-09-25 | 半導体記憶装置およびその製法 |
| US08/096,995 US5392237A (en) | 1992-09-25 | 1993-07-27 | Semiconductor memory device with EEPROM in trench with polysilicon/metal contacting to source and drain in virtual ground type array |
| US08/337,199 US5472893A (en) | 1992-09-25 | 1994-11-07 | Method of making a floating gate memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256809A JP2889061B2 (ja) | 1992-09-25 | 1992-09-25 | 半導体記憶装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112503A true JPH06112503A (ja) | 1994-04-22 |
| JP2889061B2 JP2889061B2 (ja) | 1999-05-10 |
Family
ID=17297744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4256809A Expired - Fee Related JP2889061B2 (ja) | 1992-09-25 | 1992-09-25 | 半導体記憶装置およびその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5392237A (ja) |
| JP (1) | JP2889061B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19511846A1 (de) * | 1994-04-29 | 1995-11-02 | Ibm | Eine zweikanalige TRENCH-EEPROM-Struktur auf SOI und Verfahren zur Herstellung derselben |
| US5891773A (en) * | 1995-03-10 | 1999-04-06 | Nec Corporation | Non-volatile semiconductor storage apparatus and production thereof |
| KR100334477B1 (ko) * | 1998-06-12 | 2002-04-26 | 가네꼬 히사시 | 반도체장치의 제조방법 |
| KR100417728B1 (ko) * | 1997-07-30 | 2004-03-19 | 지멘스 악티엔게젤샤프트 | 커플링용량이높은비휘발성메모리셀 |
| JP2009283763A (ja) * | 2008-05-23 | 2009-12-03 | Rohm Co Ltd | 半導体装置 |
| JP2014146834A (ja) * | 2014-04-09 | 2014-08-14 | Rohm Co Ltd | 半導体装置 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3155894B2 (ja) * | 1994-09-29 | 2001-04-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR0144909B1 (ko) * | 1995-03-21 | 1998-07-01 | 김광호 | 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법 |
| US5854501A (en) * | 1995-11-20 | 1998-12-29 | Micron Technology, Inc. | Floating gate semiconductor device having a portion formed with a recess |
| JP3639028B2 (ja) * | 1996-02-06 | 2005-04-13 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6653733B1 (en) | 1996-02-23 | 2003-11-25 | Micron Technology, Inc. | Conductors in semiconductor devices |
| TW382147B (en) * | 1996-05-31 | 2000-02-11 | United Microeletronics Corp | Trench-type condensed junction-less flash memory and manufacturing method thereof |
| DE19639026C1 (de) * | 1996-09-23 | 1998-04-09 | Siemens Ag | Selbstjustierte nichtflüchtige Speicherzelle |
| US5751038A (en) * | 1996-11-26 | 1998-05-12 | Philips Electronics North America Corporation | Electrically erasable and programmable read only memory (EEPROM) having multiple overlapping metallization layers |
| TW454339B (en) | 1997-06-20 | 2001-09-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and its fabricating method |
| US6124608A (en) * | 1997-12-18 | 2000-09-26 | Advanced Micro Devices, Inc. | Non-volatile trench semiconductor device having a shallow drain region |
| US6002151A (en) * | 1997-12-18 | 1999-12-14 | Advanced Micro Devices, Inc. | Non-volatile trench semiconductor device |
| US6011288A (en) * | 1997-12-22 | 2000-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flash memory cell with vertical channels, and source/drain bus lines |
| DE59914434D1 (de) | 1998-02-27 | 2007-09-13 | Qimonda Ag | Verfahren zur herstellung einer elektrisch programmierbaren speicherzellenanordnung |
| US6097056A (en) | 1998-04-28 | 2000-08-01 | International Business Machines Corporation | Field effect transistor having a floating gate |
| JP2000357666A (ja) * | 1999-04-15 | 2000-12-26 | Sharp Corp | 半導体装置及びその製造方法 |
| US6903411B1 (en) * | 2000-08-25 | 2005-06-07 | Agere Systems Inc. | Architecture for circuit connection of a vertical transistor |
| DE10129958B4 (de) * | 2001-06-21 | 2006-07-13 | Infineon Technologies Ag | Speicherzellenanordnung und Herstellungsverfahren |
| DE10225410A1 (de) * | 2002-06-07 | 2004-01-08 | Infineon Technologies Ag | Verfahren zur Herstellung von NROM-Speicherzellen mit Grabentransistoren |
| US6867099B2 (en) * | 2002-08-27 | 2005-03-15 | Powerchip Semiconductor Corp. | Spilt-gate flash memory structure and method of manufacture |
| US7547945B2 (en) * | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
| US7384849B2 (en) * | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| KR100694973B1 (ko) * | 2005-04-28 | 2007-03-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| US7282401B2 (en) * | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) * | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| US7700441B2 (en) | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7772632B2 (en) * | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) * | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US9627391B2 (en) | 2014-07-10 | 2017-04-18 | Kabushiki Kaisha Toshiba | Non-volatile memory device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284867A (ja) * | 1987-05-18 | 1988-11-22 | Toshiba Corp | 半導体記憶装置 |
| JPH01205468A (ja) * | 1988-02-10 | 1989-08-17 | Nec Corp | Ｍｏｓ型トランジスタのゲート電極並びにその製造方法 |
| JPH0357281A (ja) * | 1989-07-25 | 1991-03-12 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH0364970A (ja) * | 1989-08-03 | 1991-03-20 | Sony Corp | 半導体装置の製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128670A (en) * | 1977-11-11 | 1978-12-05 | International Business Machines Corporation | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance |
| US4488166A (en) * | 1980-12-09 | 1984-12-11 | Fairchild Camera & Instrument Corp. | Multilayer metal silicide interconnections for integrated circuits |
| US4700215A (en) * | 1981-11-19 | 1987-10-13 | Texas Instruments Incorporated | Polycide electrodes for integrated circuits |
| US5017977A (en) * | 1985-03-26 | 1991-05-21 | Texas Instruments Incorporated | Dual EPROM cells on trench walls with virtual ground buried bit lines |
| US4774556A (en) * | 1985-07-25 | 1988-09-27 | Nippondenso Co., Ltd. | Non-volatile semiconductor memory device |
| US4795722A (en) * | 1987-02-05 | 1989-01-03 | Texas Instruments Incorporated | Method for planarization of a semiconductor device prior to metallization |
| JP2735193B2 (ja) * | 1987-08-25 | 1998-04-02 | 株式会社東芝 | 不揮発性半導体装置及びその製造方法 |
| US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
| US4979004A (en) * | 1988-01-29 | 1990-12-18 | Texas Instruments Incorporated | Floating gate memory cell and device |
| US5162247A (en) * | 1988-02-05 | 1992-11-10 | Emanuel Hazani | Process for trench-isolated self-aligned split-gate EEPROM transistor and memory array |
| US5141886A (en) * | 1988-04-15 | 1992-08-25 | Texas Instruments Incorporated | Vertical floating-gate transistor |
| JPH02113532A (ja) * | 1988-10-21 | 1990-04-25 | Matsushita Electron Corp | 半導体装置 |
| JPH0410465A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| US5053842A (en) * | 1990-05-30 | 1991-10-01 | Seiko Instruments Inc. | Semiconductor nonvolatile memory |
| US5078498A (en) * | 1990-06-29 | 1992-01-07 | Texas Instruments Incorporated | Two-transistor programmable memory cell with a vertical floating gate transistor |
| US5146426A (en) * | 1990-11-08 | 1992-09-08 | North American Philips Corp. | Electrically erasable and programmable read only memory with trench structure |
| US5258634A (en) * | 1991-05-17 | 1993-11-02 | United Microelectronics Corporation | Electrically erasable read only memory cell array having elongated control gate in a trench |
-
1992
- 1992-09-25 JP JP4256809A patent/JP2889061B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-27 US US08/096,995 patent/US5392237A/en not_active Expired - Lifetime
-
1994
- 1994-11-07 US US08/337,199 patent/US5472893A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284867A (ja) * | 1987-05-18 | 1988-11-22 | Toshiba Corp | 半導体記憶装置 |
| JPH01205468A (ja) * | 1988-02-10 | 1989-08-17 | Nec Corp | Ｍｏｓ型トランジスタのゲート電極並びにその製造方法 |
| JPH0357281A (ja) * | 1989-07-25 | 1991-03-12 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH0364970A (ja) * | 1989-08-03 | 1991-03-20 | Sony Corp | 半導体装置の製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19511846A1 (de) * | 1994-04-29 | 1995-11-02 | Ibm | Eine zweikanalige TRENCH-EEPROM-Struktur auf SOI und Verfahren zur Herstellung derselben |
| US5891773A (en) * | 1995-03-10 | 1999-04-06 | Nec Corporation | Non-volatile semiconductor storage apparatus and production thereof |
| KR100417728B1 (ko) * | 1997-07-30 | 2004-03-19 | 지멘스 악티엔게젤샤프트 | 커플링용량이높은비휘발성메모리셀 |
| KR100334477B1 (ko) * | 1998-06-12 | 2002-04-26 | 가네꼬 히사시 | 반도체장치의 제조방법 |
| JP2009283763A (ja) * | 2008-05-23 | 2009-12-03 | Rohm Co Ltd | 半導体装置 |
| US8692308B2 (en) | 2008-05-23 | 2014-04-08 | Rohm Co., Ltd. | Semiconductor device including a floating gate |
| US8975686B2 (en) | 2008-05-23 | 2015-03-10 | Rohm Co., Ltd. | Semiconductor device including a floating gate |
| JP2014146834A (ja) * | 2014-04-09 | 2014-08-14 | Rohm Co Ltd | 半導体装置 |
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