JPS63284867A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63284867A JPS63284867A JP62118917A JP11891787A JPS63284867A JP S63284867 A JPS63284867 A JP S63284867A JP 62118917 A JP62118917 A JP 62118917A JP 11891787 A JP11891787 A JP 11891787A JP S63284867 A JPS63284867 A JP S63284867A
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- Japan
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- oxide film
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- drain region
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置に係り、高集積化を実現するＩ
ｔ Ｐ ＲＯＭ及びＥＰＲ，ＯＭの改良に関する。
ｔ Ｐ ＲＯＭ及びＥＰＲ，ＯＭの改良に関する。
（従来の技術）
従来の７０−チイングゲート型Ｅ！ＰＲ，ＯＭを第４図
を用いて説明する。例えばｎｆｉシリコン基板４１ に
は素子分離のためのフィールド酸化膜４２が形成されて
おり、それによって囲まれた素子領域となる基板４１の
表面の所定部分にはＰ型不純物層からなるソース・ドレ
イン領域４３ａ、 ４３ｂが形成されている。また、ソ
ース・ドレイン領域４３ａ、４３ｂに狭まれる部分の基
板４１上には第１のゲート酸化膜４４ａが形成されてい
る０この第１のゲート酸化膜４４ａ上には多結晶シリコ
ンから成るブローティングゲート４５．熱酸化による第
２のゲート酸化膜４４ｂ、多結晶シリコンから成るコン
トロールゲート４６が順次積層形成されている。
を用いて説明する。例えばｎｆｉシリコン基板４１ に
は素子分離のためのフィールド酸化膜４２が形成されて
おり、それによって囲まれた素子領域となる基板４１の
表面の所定部分にはＰ型不純物層からなるソース・ドレ
イン領域４３ａ、 ４３ｂが形成されている。また、ソ
ース・ドレイン領域４３ａ、４３ｂに狭まれる部分の基
板４１上には第１のゲート酸化膜４４ａが形成されてい
る０この第１のゲート酸化膜４４ａ上には多結晶シリコ
ンから成るブローティングゲート４５．熱酸化による第
２のゲート酸化膜４４ｂ、多結晶シリコンから成るコン
トロールゲート４６が順次積層形成されている。
ま九これらフローティングゲート４５．コントロールゲ
ート４６をおおうように熱酸化膜４４．Ｊが形成され、
そして全面にはＣＶＤ−８ｉｎ、膜４７が形成されてい
る。さらにソース・ドレイン領域４３ａ。
ート４６をおおうように熱酸化膜４４．Ｊが形成され、
そして全面にはＣＶＤ−８ｉｎ、膜４７が形成されてい
る。さらにソース・ドレイン領域４３ａ。
４３ｂ上の第１のゲート酸化膜４４ａ ＣＶＤ−８ｉｎ
、膜４７にはコンタクトホール４９が開孔され、この部
分にＡｔｔ極４８ａ、 ４８ｂが埋設されソース・ドレ
イン領域４３ａ、 ４３ｂに電気的に接続されている。
、膜４７にはコンタクトホール４９が開孔され、この部
分にＡｔｔ極４８ａ、 ４８ｂが埋設されソース・ドレ
イン領域４３ａ、 ４３ｂに電気的に接続されている。
このように構成され九フローティングゲート型Ｂ” Ｐ
几ＯＭにおいては、データの書き込み時にはコントロー
ルゲート４６に高電圧、例えば＋２０ｖ。
几ＯＭにおいては、データの書き込み時にはコントロー
ルゲート４６に高電圧、例えば＋２０ｖ。
ドレイン４３ｂに＋ｌＯｖを印加することにより、ドレ
イン４３ｂ近傍でアバランシェブレークダウンを起こし
、これにより発生し九電子をフローティングゲートに注
入する。またデータの消去時には、ドレイン４３ｂはフ
ローティング状態にしておき、ソース４３ａｆｉ−ＯＶ
にしてコントロールゲート４６に２０Ｖを加える。する
とこの７０−ティング−ゲート４６に電子が蓄積されて
いれば、第２のゲート酸化膜４４ｂを通してこの電子が
コントロールゲート４６に抜き取られる。このようにフ
ロティングゲート４５に電子が蓄積されているかいない
かによりトランジスタのしきい値を高い状態または低い
状態に設定して＠１″、′Ｏ′のデータを記憶させるこ
とができる。
イン４３ｂ近傍でアバランシェブレークダウンを起こし
、これにより発生し九電子をフローティングゲートに注
入する。またデータの消去時には、ドレイン４３ｂはフ
ローティング状態にしておき、ソース４３ａｆｉ−ＯＶ
にしてコントロールゲート４６に２０Ｖを加える。する
とこの７０−ティング−ゲート４６に電子が蓄積されて
いれば、第２のゲート酸化膜４４ｂを通してこの電子が
コントロールゲート４６に抜き取られる。このようにフ
ロティングゲート４５に電子が蓄積されているかいない
かによりトランジスタのしきい値を高い状態または低い
状態に設定して＠１″、′Ｏ′のデータを記憶させるこ
とができる。
（発明が解決しようとする問題点）
しかしながら従来のフローティングｆｉＢＩＰＲＯＭの
ような構造の場合、ソース・ドレイン領域４３ａ。
ような構造の場合、ソース・ドレイン領域４３ａ。
４３ｂの間の距離を縮めると、その間でパンチスルーす
る恐れがある。また、ソース・ドレイン領域４３ａ、
４３ｂ上はコンタクトホールが開孔されているが、この
コンタクトホール４９の位置合せ余裕の必要性から、ソ
ース・ドレイン領域４３８．４３ｂを小さくすることに
も限界がある。
る恐れがある。また、ソース・ドレイン領域４３ａ、
４３ｂ上はコンタクトホールが開孔されているが、この
コンタクトホール４９の位置合せ余裕の必要性から、ソ
ース・ドレイン領域４３８．４３ｂを小さくすることに
も限界がある。
本発明においては、素子の高集積化が図れる半上記目的
を達成するために本発明においては、第１導電型の半導
体基板上に形成された第２導電減の半導体層と、この半
導体層を慣通し、前記基板にまで形成された溝と、この
溝に隣接し前記半導体層の表面の所定領域に形成された
第１導電型の不純物層と、この不純物層の所定部分及び
前記溝表面に形成された第１の絶縁膜と、この第１の絶
縁膜上に順次積層形成されたフローティングゲートであ
る第１の電極層、第２の、絶縁膜及びコントロールゲー
トである第２の電極層とを具備し九ことを特徴とする半
導体記憶装置を提供する。
を達成するために本発明においては、第１導電型の半導
体基板上に形成された第２導電減の半導体層と、この半
導体層を慣通し、前記基板にまで形成された溝と、この
溝に隣接し前記半導体層の表面の所定領域に形成された
第１導電型の不純物層と、この不純物層の所定部分及び
前記溝表面に形成された第１の絶縁膜と、この第１の絶
縁膜上に順次積層形成されたフローティングゲートであ
る第１の電極層、第２の、絶縁膜及びコントロールゲー
トである第２の電極層とを具備し九ことを特徴とする半
導体記憶装置を提供する。
（作用）
”第１導電型の半導体基板と、溝に面して形成され、か
つ第１導電型の不純物層をソース・ドレイン領域とし、
さらに溝に７０−ティングゲートとなるｖＫｌの電極層
、コントロールゲートとなる第２の電極層を形成するこ
とにより、素子の集積化をはかることができる。
つ第１導電型の不純物層をソース・ドレイン領域とし、
さらに溝に７０−ティングゲートとなるｖＫｌの電極層
、コントロールゲートとなる第２の電極層を形成するこ
とにより、素子の集積化をはかることができる。
（実施例）
以下本発明の一実施例を第１図を用いて説明する。
例えばＰ型シリコン基板から成るソース領域１１上に、
エピタキシャル成長等によりｎｉの半導体層１３を形成
し、さらにこの上の所定部分に素子分離の丸めのフ：−
−ド酸化ｇ １５を形成する・そしてこのフィールド酸
化膜１５により囲まれ大半導体層１３の表面にＰ型の不
純物層から成るドレイン領域１７を形成し九あと、この
ドレイン領域１７上に熱酸化膜１９を形成する（第１図
（Ａ）参照）。
エピタキシャル成長等によりｎｉの半導体層１３を形成
し、さらにこの上の所定部分に素子分離の丸めのフ：−
−ド酸化ｇ １５を形成する・そしてこのフィールド酸
化膜１５により囲まれ大半導体層１３の表面にＰ型の不
純物層から成るドレイン領域１７を形成し九あと、この
ドレイン領域１７上に熱酸化膜１９を形成する（第１図
（Ａ）参照）。
ＲＩＥ （反応性イオンエツチング）によりドレイン領
域１７．半導体層１３を慣通し、一部ソース領域１１に
まで達する溝２１を設ける。この際、溝２１の下端部に
おいては、ＲＩＥのあとに等方性エツチングを行ない、
曲率半径の大きな形状に形成する。この溝２１により露
出した部分に熱酸化膜１９ａを形成する。このとき、溝
２１の下端部に形成される熱酸化膜１９ｂは応力集中に
より酸化が抑制され、熱酸化膜１９．１９２の膜厚に比
べて薄く形成される（第１図（Ｂ）参照）０溝２１を含
めて全面に例えばリンをドープし大筒１の多結晶シリコ
ンを堆積させ、続いてこの上に熱酸化膜を形成してから
、同様にリンをドープし大筒２の多結晶シリコンを堆積
させる。このあと、所定部分にレジストパターン（図示
せず）を形成してからパターニングによりｆ４２のゲー
ト酸化膜１９ａ及び第１のゲート酸化膜１９の所定部分
上にフローティングゲート２３．熱酸化膜１９Ｃ。
域１７．半導体層１３を慣通し、一部ソース領域１１に
まで達する溝２１を設ける。この際、溝２１の下端部に
おいては、ＲＩＥのあとに等方性エツチングを行ない、
曲率半径の大きな形状に形成する。この溝２１により露
出した部分に熱酸化膜１９ａを形成する。このとき、溝
２１の下端部に形成される熱酸化膜１９ｂは応力集中に
より酸化が抑制され、熱酸化膜１９．１９２の膜厚に比
べて薄く形成される（第１図（Ｂ）参照）０溝２１を含
めて全面に例えばリンをドープし大筒１の多結晶シリコ
ンを堆積させ、続いてこの上に熱酸化膜を形成してから
、同様にリンをドープし大筒２の多結晶シリコンを堆積
させる。このあと、所定部分にレジストパターン（図示
せず）を形成してからパターニングによりｆ４２のゲー
ト酸化膜１９ａ及び第１のゲート酸化膜１９の所定部分
上にフローティングゲート２３．熱酸化膜１９Ｃ。
コンタトホールゲート２５を形成する（第１図（Ｃ）参
照）０ 全面ＩＣＣＶＤ−８ｉＯ，ｔｊＪ、 ＢＰＳＧｉ等ｅ順
次ｊ［ｊｔしてからメルティング処理を行い、眉間絶縁
１Ｅ２７を形成する。このあとドレイン領域１７上の第
１のゲート酸化膜１９１層間絶縁膜２７の所定部分にコ
ンタクトホール２９を設ける。そしてこのコンタクトホ
ール２９にＭ膜３１を埋設し、ドレイン領域１７と電気
的に接続する。
照）０ 全面ＩＣＣＶＤ−８ｉＯ，ｔｊＪ、 ＢＰＳＧｉ等ｅ順
次ｊ［ｊｔしてからメルティング処理を行い、眉間絶縁
１Ｅ２７を形成する。このあとドレイン領域１７上の第
１のゲート酸化膜１９１層間絶縁膜２７の所定部分にコ
ンタクトホール２９を設ける。そしてこのコンタクトホ
ール２９にＭ膜３１を埋設し、ドレイン領域１７と電気
的に接続する。
このように構成され九Ｅｔ Ｆ ＲＯＭにおいて、デー
タの書き込みは２通りの方法が考えられる。１つの方法
として、コントロールゲート２５に１５乃至２ＱＶの高
電圧を加え、ドレイン領域１７に１ＱＶ程度を加える。
タの書き込みは２通りの方法が考えられる。１つの方法
として、コントロールゲート２５に１５乃至２ＱＶの高
電圧を加え、ドレイン領域１７に１ＱＶ程度を加える。
これにより、ドレイン領域１７近傍でのアバランシェ
ブレークダウンにより発生した電子が熱酸化膜１９ａを
介してフローティングゲート２３に注入され、データの
書き込みが行なわれる。
ブレークダウンにより発生した電子が熱酸化膜１９ａを
介してフローティングゲート２３に注入され、データの
書き込みが行なわれる。
他の方法として、コントロールゲート２５に同様に正の
高電圧を加え、ドレイン領域１７に負の電圧を加え九場
合、コントロールゲート２５をドレイン領域１７の正負
の電位差に加えて、溝２１の上端部に形成された熱酸化
膜１９ｂはその周辺部分に比べて薄く形成されている。
高電圧を加え、ドレイン領域１７に負の電圧を加え九場
合、コントロールゲート２５をドレイン領域１７の正負
の電位差に加えて、溝２１の上端部に形成された熱酸化
膜１９ｂはその周辺部分に比べて薄く形成されている。
よってこの部分での電界が増大し熱酸化膜１９ｂを介し
てドレイン領域１７から７０−ティングゲート２３へ効
果的に電子が注入されデータの書き込みが行なわれる。
てドレイン領域１７から７０−ティングゲート２３へ効
果的に電子が注入されデータの書き込みが行なわれる。
さらにデータの消去は例えばドレイン領域１７を７０−
ティング状態にしておき、ソース領域１１をＯｖにし、
フローティングゲート２３に電子があらかじめ注入され
ていれば、この電子は熱酸化膜ｔ９ｃをトンネル現象に
より通過してコントロールゲート２５に引き抜２＞−れ
る。このとき、フローティングゲート２３の熱酸化膜ｔ
９Ｃに対する対向面積に比べ、コントロールゲート２５
の対向面積の方が自己整合的に小さくなっているために
、効果的に電子がコントロールゲート２５に引き抜かれ
る。
ティング状態にしておき、ソース領域１１をＯｖにし、
フローティングゲート２３に電子があらかじめ注入され
ていれば、この電子は熱酸化膜ｔ９ｃをトンネル現象に
より通過してコントロールゲート２５に引き抜２＞−れ
る。このとき、フローティングゲート２３の熱酸化膜ｔ
９Ｃに対する対向面積に比べ、コントロールゲート２５
の対向面積の方が自己整合的に小さくなっているために
、効果的に電子がコントロールゲート２５に引き抜かれ
る。
さらζこデータの読み出しは７四−ティングゲート２３
に電子が注入されているか、いないかによりしきい値が
異なる。そこでコントロールゲート２５に負の所定電圧
をかけた時のドレイン領域１７及びソース領域１１間の
縦方向の抵抗の変化をセンスアンプ（図示せず）で判定
することにより行なうことができる。また溝２１の下端
部の曲率半径を大きく形成しであるので、データ読み出
し時のコントロールゲート２５に負の電圧をかけ九とき
のフローティングゲート２３に注入された電子が逃げる
心配はなくなる。
に電子が注入されているか、いないかによりしきい値が
異なる。そこでコントロールゲート２５に負の所定電圧
をかけた時のドレイン領域１７及びソース領域１１間の
縦方向の抵抗の変化をセンスアンプ（図示せず）で判定
することにより行なうことができる。また溝２１の下端
部の曲率半径を大きく形成しであるので、データ読み出
し時のコントロールゲート２５に負の電圧をかけ九とき
のフローティングゲート２３に注入された電子が逃げる
心配はなくなる。
本実施例によれば７０−ティングゲート２３゜コントロ
ールゲート２５を溝２１に埋め込んで形成することによ
り素子を高集積化することができる０ なお、本実施例においては１つのセルのドレイン領域１
７にＭ膜３１から成る１つのビット線を接続し九が、第
２の実施例として第２図（Ａ）に示すように２つのセル
に対して１つのビット線を共有してもよい。又、第２図
（Ｂ）に示すようにビット線方向に数多くのセルを配置
し、各セルを取り囲んで形成されたドレイン領域１７を
共通にすれば、１つ当りのセル面積を小さくすることが
できる。この場合、ドレイン領域１７の抵抗が問屋とな
らないようにドレイン領域１７の複数箇所にビット線を
接続すればよい◇ここで第２図において第１図と同じ構
成のものは説明を省き符号を同じものとする。
ールゲート２５を溝２１に埋め込んで形成することによ
り素子を高集積化することができる０ なお、本実施例においては１つのセルのドレイン領域１
７にＭ膜３１から成る１つのビット線を接続し九が、第
２の実施例として第２図（Ａ）に示すように２つのセル
に対して１つのビット線を共有してもよい。又、第２図
（Ｂ）に示すようにビット線方向に数多くのセルを配置
し、各セルを取り囲んで形成されたドレイン領域１７を
共通にすれば、１つ当りのセル面積を小さくすることが
できる。この場合、ドレイン領域１７の抵抗が問屋とな
らないようにドレイン領域１７の複数箇所にビット線を
接続すればよい◇ここで第２図において第１図と同じ構
成のものは説明を省き符号を同じものとする。
を九、纏ｌ乃至第２の実施例にシいてはＰチャネルデバ
イスについて説明したがＮチャネルデバイスの場合でも
ホットエレクトロンによる書き込み、アバランシェホー
ルによる消去等を行なうことができる。
イスについて説明したがＮチャネルデバイスの場合でも
ホットエレクトロンによる書き込み、アバランシェホー
ルによる消去等を行なうことができる。
サラＪＣフローティンｒ’１−）２３．コントロールゲ
ート２５を構成する材料を多結晶シリコンとしたが、高
融点金属シリサイドなどの材料を用かでもよい。
ート２５を構成する材料を多結晶シリコンとしたが、高
融点金属シリサイドなどの材料を用かでもよい。
また、紫外線によるデータ消去を行なうＥＰＲ，ＯＭに
も適用することができる。
も適用することができる。
以上詳述したように、本発明によれば、溝内に第１．第
２の電標層を形成することにより、素子の高集積化を行
うことができる。
２の電標層を形成することにより、素子の高集積化を行
うことができる。
第１図（人）乃至（Ｄ）は本発明によるＥ”Ｐ’ＲＯＭ
・−０，１１ｉｉＩ造方法を含め九−実施例を示す断面
図。 第２図（Ａ）乃至（Ｂ）は本発明によるＢｔＰＦＬＯＭ
の第２．第３の実施例を示す断面図。 第３図は従来のＥｔＦＲＯＭの断面図。 １１・・・ソース領域。 １３・・・ｎ型半導体層。 １５・・・フィールド酸化膜。 １７・・・ドレイン領域。 １９、１９ａ、 Ｌ９ｂ、 １９Ｃ・・・熱酸化膜２１
・・・溝。 ２３・・・フローティングゲート。 ２５・・・コントロールゲート。 ２７・・・層間絶縁膜。 ２９・・・コンタクトホール。 ３１・・・Ｕ［Ｏ 代理人 弁理士 則 近 憲 佑 同 Ｘ 竹 花 喜久男 （Ａ） （ｃ）（Ｄ） 第１図 （Ｂ） 第 ２ 図 第３図
・−０，１１ｉｉＩ造方法を含め九−実施例を示す断面
図。 第２図（Ａ）乃至（Ｂ）は本発明によるＢｔＰＦＬＯＭ
の第２．第３の実施例を示す断面図。 第３図は従来のＥｔＦＲＯＭの断面図。 １１・・・ソース領域。 １３・・・ｎ型半導体層。 １５・・・フィールド酸化膜。 １７・・・ドレイン領域。 １９、１９ａ、 Ｌ９ｂ、 １９Ｃ・・・熱酸化膜２１
・・・溝。 ２３・・・フローティングゲート。 ２５・・・コントロールゲート。 ２７・・・層間絶縁膜。 ２９・・・コンタクトホール。 ３１・・・Ｕ［Ｏ 代理人 弁理士 則 近 憲 佑 同 Ｘ 竹 花 喜久男 （Ａ） （ｃ）（Ｄ） 第１図 （Ｂ） 第 ２ 図 第３図
Claims (1)
- （１）第１導電型の半導体基板上に形成された第２導電
蓋の半導体層と、この半導体層を慣通し、前記基板にま
で形成された溝と、この溝に隣接し前記半導体層の表面
の所定領域に形成された第１導電型の不純物層と、前記
溝表面に形成された第１の絶縁膜と、この第１の絶縁膜
上に順次積層形成された第１の電極層、第２の絶縁膜お
よび第２の電極層とを具備したことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118917A JPS63284867A (ja) | 1987-05-18 | 1987-05-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118917A JPS63284867A (ja) | 1987-05-18 | 1987-05-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63284867A true JPS63284867A (ja) | 1988-11-22 |
Family
ID=14748376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62118917A Pending JPS63284867A (ja) | 1987-05-18 | 1987-05-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63284867A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112503A (ja) * | 1992-09-25 | 1994-04-22 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
| KR100607327B1 (ko) * | 1999-06-28 | 2006-07-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| JP2009283763A (ja) * | 2008-05-23 | 2009-12-03 | Rohm Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236870A (ja) * | 1985-08-09 | 1987-02-17 | Ricoh Co Ltd | 書換え可能なメモリ装置とその製造方法 |
| JPS6276563A (ja) * | 1985-09-28 | 1987-04-08 | Nippon Denso Co Ltd | 不揮発性半導体記憶装置 |
-
1987
- 1987-05-18 JP JP62118917A patent/JPS63284867A/ja active Pending
Patent Citations (2)
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