JP3359406B2

JP3359406B2 - 半導体装置の製造方法

Info

Publication number: JP3359406B2
Application number: JP33310293A
Authority: JP
Inventors: 敦福本; 清彦榊原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 2002-12-24
Anticipated expiration: 2017-12-24
Also published as: JPH07193148A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電極層、ソース領域
およびドレイン領域を備えた半導体装置に関するもので
あり、特に製造工程数を削減し得る半導体装置の製造方
法に関するものである。より特定的には、電気的に書込
および消去を行なうことが可能なフラッシュメモリの製
造方法の改良に関するものである。

【０００２】

【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。

【０００３】図１０は、フラッシュメモリの一般的な構
造を示すブロック図を示している。フラッシュメモリ
は、行列状に配置されたメモリマトリクス１００と、Ｘ
アドレスデコーダ２００と、Ｙゲート３００と、Ｙアド
レスデコーダ４００と、アドレスバッファ５００と、書
込回路６００と、センスアンプ７００と、入出力バッフ
ァ８００と、コントロールロジック９００とを含む。

【０００４】メモリセルマトリクス１００は、行列状に
配置された複数個のメモリトランジスタをその内部に有
する。メモリセルマトリクス１００の行および列を選択
するためにＸアドレスデコーダ２００とＹゲート３００
とが接続されている。Ｙゲート３００には、列の選択情
報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれアドレス情報が一時格納されるアド
レスバッファ５００が接続されている。

【０００５】Ｙゲート３００には、データ入力時に書込
動作を行なうための書込回路６００と、データ出力時に
流れる電流値から“０”と“１”とを判定するセンスア
ンプ７００が接続されている。書込回路６００およびセ
ンスアンプ７００には、それぞれ入出力データを一時格
納する入出力バッファ８００が接続されている。アドレ
スバッファ５００および入出力バッファ８００には、フ
ラッシュメモリの動作制御を行なうためのコントロール
ロジック９００が接続されている。コントロールロジッ
ク９００は、チップイネーブル信号、アウトプットイネ
ーブル信号およびプログラム信号に基づいた制御を行な
う。

【０００６】図１１は、図１０に示されたメモリセルマ
トリクス１００の概略構成を示す等価回路図である。図
１１を参照して、行方向に延びる複数本のワード線ＷＬ
₁、ＷＬ₂、…、ＷＬ_iと、列方向に延びる複数本のビ
ット線ＢＬ₁、ＢＬ₂、…、ＢＬ_jとが互いに直交する
ように配置され、マトリクスを構成する。各ワード線と
各ビット線との交点には、それぞれフローティングゲー
トを有するメモリトランジスタＱ₁₁、Ｑ₁₂、…、Ｑ_ijが
配置されている。各メモリトランジスタのドレインは、
各ビット線に接続されている。メモリトランジスタのソ
ースは各ソース線Ｓ₁、Ｓ₂、…、Ｓ_iに接続されてい
る。同一行に属するメモリトランジスタのソースは、図
示するように相互に接続されている。

【０００７】図１２は、フラッシュメモリを構成する１
つのメモリトランジスタの断面構造を示している。図示
するフラッシュメモリは、スタックゲート型と呼ばれて
いる。図１３は、従来のスタックゲート型フラッシュメ
モリの平面的配置を示している。なお、本図において
は、便宜上後述する第１の導電層２６、層間絶縁膜１
６、ビット線１８を図示していない。図１４は、図１３
中のＷ−Ｗ線に沿って見た断面図である。これらの図を
参照して、従来のフラッシュメモリの構造について説明
する。

【０００８】ｐ型半導体基板１の主表面上に、ＳｉＯ₂
よりなる第１の絶縁膜２を介してｍ行ｎ列のマトリクス
状に配置された（ｍ×ｎ）個のポリシリコンよりなるフ
ローティングゲート３が配置されている。このフローテ
ィングゲート３の隣接する２列にまたがる各列間ごと
に、素子分離領域９が形成されている。フローティング
ゲート３上には、ＳｉＯ₂などよりなる第２の絶縁膜４
を介して各行ごとに行方向に延びるｍ本のポリシリコン
よりなるコントロールゲート２５が形成されている。

【０００９】素子分離領域９およびフローティングゲー
ト３によって囲まれた領域の半導体基板１の主表面に
は、所定の深さにかけて不純物濃度５×１０¹⁹／ｃ
ｍ³、シート抵抗８０Ω／□からなるｎ型のドレイン領
域１３が形成されている。また、このドレイン領域１３
を挟むフローティングゲート３の外側の領域の半導体基
板１の主表面には、所定の深さにかけて不純物濃度１×
１０²¹／ｃｍ³、シート抵抗５０Ω／□からなるｎ型の
ソース領域１４が形成されている。

【００１０】また、フローティングゲート３およびコン
トロールゲート２５を覆い、かつドレイン領域１３およ
びソース領域１４に一部が重なるように形成された第３
の絶縁膜７および第４の絶縁膜１５が形成されている。

【００１１】ドレイン領域１３上には、第４の絶縁膜１
５の側壁に沿って形成され、かつドレイン領域１３に電
気的に接続されたポリシリコンよりなる第１の配線層２
６が設けられている。この第１の配線層２６には、ドレ
イン領域１３上においてさらに上向きに延びるように形
成された高融点金属材料、たとえばタングステン（Ｗ）
などからなる第２の配線層２７が接続されている。第２
の配線層２７は、層間絶縁膜１６上に形成されたｎ本の
ビット線１８に接続されている。層間絶縁膜１６は、第
３の絶縁膜７、第４の絶縁膜１５および第１の配線層２
６を覆うように形成されている。

【００１２】次に、フラッシュメモリの動作について、
図１２を参照して説明する。まず書込動作においては、
ｎ型ドレイン領域１３に３〜７Ｖ程度の電圧Ｖ_D、コン
トロールゲート２５に９〜１３Ｖ程度の電圧Ｖ_Gが印加
される。さらに、ｎ型ソース領域１４およびｐ型半導体
基板１は、接地電位に保たれる。このとき、メモリトラ
ンジスタのチャネルには、数百μＡの電流が流れる。ソ
ース領域１４からドレイン領域１３に流れた電子のう
ち、ドレイン領域１３の近傍で加速された電子は、この
近傍で高いエネルギを有する電子、すなわちチャネルホ
ットエレクトロンとなる。この電子の一部は、酸化膜と
シリコン基板界面のエネルギ障壁を越え、図中矢印Ａに
示すように、フローティングゲート３に注入される。こ
のようにして、フローティングゲート３に電子の蓄積が
行なわれると、メモリトランジスタのしきい値電圧Ｖ_th
が高くなる。このしきい値電圧Ｖ_thが所定の値よりも高
くなった状態が書込まれた状態、“０”と呼ばれる。

【００１３】次に、消去動作においては、ｎ型ソース領
域１４に７〜１３Ｖ程度の電圧Ｖ_sが印加され、コント
ロールゲート２５およびｐ型半導体基板１は接地電位に
保持される。ｎ型ドレイン領域１３は開放される。ｎ型
ソース領域１４に印加された電圧Ｖ_sによる電界によ
り、図中矢印Ｂに示すようにフローティングゲート３中
の電子は、トンネル現象によって薄いゲート酸化膜２を
通過する。このようにして、フローティングゲート３中
の電子が引き抜かれることにより、メモリトランジスタ
のしきい値電圧Ｖ_thが低くなる。このしきい値電圧Ｖ_th
が所定の値よりも低い状態が、消去された状態、“１”
と呼ばれる。各メモリトランジスタのソースは、図１１
に示すように接続されているので、この消去動作によっ
て、すべてのメモリセルを一括消去することは可能であ
る。

【００１４】読出動作においては、コントロールゲート
２５に５Ｖ程度の電圧Ｖ_G、ｎ型ドレイン領域１３に１
〜２Ｖ程度の電圧Ｖ_Dが印加される。このとき、メモリ
トランジスタのチャネル領域に電流が流れるかどうかに
よって、すなわちメモリトランジスタがオン状態かオフ
状態かによって上記の“１”、“０”の判定が行なわれ
る。

【００１５】次に、上記構造よりなるスタックゲート型
フラッシュメモリの製造工程について、図１５〜図３０
を参照して説明する。図１５〜図３０は、図１４に示さ
れた断面構造を得るまでのスタックゲート型フラッシュ
メモリの製造工程を順に示している。

【００１６】図１５を参照して、ｐ型シリコン基板１の
主表面には、メモリセル領域および周辺回路領域が位置
する。まず、ｐ型シリコン基板１の主表面全体に１００
Å程度の酸化膜よりなる第１の絶縁膜２を形成する。こ
の第１の絶縁膜２上にＣＶＤ法により厚さ１０００Å程
度の第１のポリシリコン層３を堆積する。その後、所定
のピッチでパターニングされたレジストをマスクとして
ポリシリコン３をエッチングする。このとき、周辺回路
領域上のポリシリコン層は除去される。

【００１７】次に、ｐ型シリコン基板１の全面上に第２
の絶縁膜４を形成する。第２の絶縁膜４は３層の積層膜
となっている。具体的には、まず膜厚１００Å程度の酸
化膜を形成し、その上にＣＶＤ法により膜厚１００Å程
度の窒化膜を形成し、さらにその上に膜厚１００Å程度
の酸化膜を形成することにより、第２の絶縁膜４を形成
する。その後、メモリセル領域を除いて、周辺回路領域
上の第２の絶縁膜４を除去する。

【００１８】その後、基板全面に厚さ２５００Å程度の
第２のポリシリコン層２５を形成し、さらにその上に第
３の絶縁膜７を形成する。この第３の絶縁膜７上に、メ
モリセル領域をすべて覆い、かつ周辺回路領域上におい
ては所定形状にパターニングされたレジスト２８を形成
する。このレジスト２８をマスクとしてエッチングを行
なうことによって、周辺回路領域のトランジスタのゲー
ト電極２５が形成される。

【００１９】図１６を参照して、レジスト２８を除去し
た後、第３の絶縁膜７上に、周辺回路領域をすべて覆
い、かつ図１６に示すような所定のパターン形状を有す
るレジスト２９を形成する。このレジスト２９をマスク
として異方性エッチングを行なうことによって、第３の
絶縁膜７、第２のポリシリコン層２５、第２の絶縁膜
４、第１のポリシリコン層３を順次エッチングし、フロ
ーティングゲート３とコントロールゲート２５とを形成
する。その後レジスト２９を除去して、図１７に示す状
態となる。

【００２０】図１８は、図１６に示したメモリセル領域
のレジストマスクの形状を概略的に示す平面図である。

【００２１】図１９を参照して、ソース領域となるシリ
コン基板１の主表面上にレジスト３０を形成する。フロ
ーティングゲート３とコントロールゲート２５との積層
構造およびレジスト３０をマスクとして、シリコン基板
１中に砒素（Ａｓ）を３５ｋｅＶ、５．０×１０¹⁴／ｃ
ｍ²の条件で導入し、濃度５×１０¹⁹／ｃｍ³、シート
抵抗８０Ω／□のｎ型不純物領域からなるドレイン領域
１３を形成する。

【００２２】図２０を参照して、レジスト３０を除去し
た後、ドレイン領域１３の表面をレジスト３１で覆う。
フローティングゲート３とコントロールゲート２５との
積層構造およびレジスト３１をマスクとして、シリコン
基板１中に砒素（Ａｓ）を３５ｋｅＶ、１×１０¹⁶／ｃ
ｍ²の条件で導入し、濃度１×１０²¹／ｃｍ³、シート
抵抗５０Ω／□のｎ型不純物領域からなるソース領域１
４を形成する。

【００２３】図２１を参照して、レジスト３１を除去し
た後、シリコン基板１の全面上に第４の絶縁膜１５を形
成する。その後、異方性エッチングにより第４の絶縁膜
１５をエッチングすることによって、図２２に示すよう
に、フローティングゲート３とコントロールゲート２５
との積層構造の側面にサイドウォール絶縁膜１５を形成
する。

【００２４】図２３を参照して、シリコン基板１の全面
上に第５の絶縁膜３２を形成する。その後、図２４を参
照して、ドレイン領域１３の上方のみに開口部を有する
レジスト３３を形成し、このレジストをマスクとしてド
レイン領域１３の上に位置する第５の絶縁膜３２をエッ
チング除去する。

【００２５】図２５を参照して、シリコン基板１の全面
上にポリシリコン層２６を堆積する。さらに、このポリ
シリコン層２６の上に、ドレイン領域１３を覆うように
形成されたレジスト３４を形成する。

【００２６】図２６を参照して、レジスト３４をマスク
としてポリシリコン層２６に対して異方性エッチングを
行なうことにより、ドレイン領域１３に接続された第１
配線層２６を形成する。図２７を参照して、シリコン基
板１の全面にＴＥＯＳなどの層間絶縁膜１６を堆積し、
約９００℃でリフローを３０分行なった後、表面の平坦
化を行なう。こうして、図２８に示す層間絶縁膜１６が
形成される。

【００２７】図２９を参照して、層間絶縁膜１６の上
に、ドレイン領域１３の上方に孔を持つパターン形状の
レジスト３５を形成する。このレジスト３５をマスクと
して層間絶縁膜１６を異方性エッチングすることによ
り、コンタクトホール２７ａを形成する。

【００２８】図３０を参照して、コンタクトホール２７
ａの内部に、高融点金属たとえばタングステン（Ｗ）な
どからなる第２の配線層２７を形成し、その後、ビット
線１８を形成することにより、スタックゲート型フラッ
シュメモリが完成する。

【００２９】

【発明が解決しようとする課題】図３１〜図３９を用い
て従来技術の問題点を説明する。

【００３０】図３１〜図３４は、ＮＯＲ型フラッシュメ
モリを図示している。ＮＯＲ型フラッシュメモリでは、
ドレイン近傍に発生したチャネルホットエレクトロンの
一部をフローティングゲートに注入することによって書
込動作を行なう。また、ＦＮ（Fowler Nordheim ）トン
ネル現象を利用してフローティングゲートからソースへ
電子を引抜くことによって消去動作を行なう。

【００３１】図３１を参照して、半導体基板の主表面上
には、素子分離領域１０１が島状に配置されている。こ
の素子分離領域１０１と、フローティングゲート１０２
とによって囲まれた領域がドレイン領域１０３となり、
その他の領域がソース領域１０４となる。コントロール
ゲート１０５は、フローティングゲート１０２上を連続
的に延びている。図示していないビット線は、コンタク
ト部１０６でドレイン領域１０３に接続される。メモリ
トランジスタは、フローティングゲートおよびコントロ
ールゲートを積層した電極層と、ソース領域と、ドレイ
ン領域とによって構成される。

【００３２】図３２は、図３１中の線Ｘ−Ｘに沿って見
た断面図である。図示するメモリトランジスタ１０７
は、フローティングゲート１０２およびコントロールゲ
ート１０５を積層した電極層１３０と、ドレイン領域１
０３と、ソース領域１０４とを備える。

【００３３】ドレイン領域１０３は、ｎ型（ｎ⁺）不純
物層１０３ａと、この不純物層を取囲むｐ型（ｐ⁺）不
純物層１０３ｂとを含む。ｎ型不純物層１０３ａは、書
込特性向上のための最適濃度に設定される。最適な濃度
に設定されれば、急峻な電界勾配によってドレイン近傍
でのチャネルホットエレクトロンの発生を容易にする。
ｐ型不純物層１０３ｂを形成する目的は、リーク電流の
抑制および耐圧向上のためである。

【００３４】ソース領域１０４は、ｎ型高濃度（ｎ⁺）
不純物層１０４ａと、この不純物層を取り囲み、かつこ
の不純物層よりも低濃度のｎ型低濃度（ｎ^-）不純物層
１０４ｂとを含む。ｎ型高濃度不純物層１０４ａは、フ
ローティングゲート１０２と部分的に重なるようにされ
ている。ｎ型高濃度不純物層１０４ａは、消去特性向上
のための最適濃度に設定される。ｎ型高濃度不純物層１
０４ａがフローティングゲート１０２と部分的に重な
り、かつ最適濃度に設定されれば、ソース領域１０４と
フローティングゲート１０２とのカップリングが高くな
り、ＦＮトンネル現象で電子を引抜くことが容易にな
る。ｎ型低濃度不純物層１０４ｂを形成するのは、ソー
ス線でのリーク電流の防止およびソース線の耐圧向上の
ためである。

【００３５】ドレイン領域１０３のｎ型不純物層１０３
ａは、書込特性向上のためにチャネルホットエレクトロ
ンを容易に発生し得るような最適濃度に設定される。一
方、ソース領域１０４のｎ型高濃度不純物層１０４ａ
は、消去特性向上のためにＦＮトンネル現象を効率的に
生じさせるような最適濃度に設定される。ドレイン領域
１０３およびソース領域１０４は、ともにその目的が相
違することから、最適濃度も異なったものになる。一般
的に、ソース領域１０４のｎ型高濃度不純物層１０４ａ
は、ドレイン領域１０３のｎ型不純物層１０３ａよりも
濃度が高くされる。

【００３６】次に、図３２に示した構造のメモリトラン
ジスタ１０７を得るための方法について説明する。

【００３７】図３３を参照して、ｐ型半導体基板１１０
の主表面上には、フローティングゲート１０２およびコ
ントロールゲート１０５を積層した電極層１３０が間隔
をあけて形成されている。この状態で、レジスト１１１
を全面に堆積し、その後パターニングによってドレイン
領域となるべき半導体基板１１０の主表面を露出する。

【００３８】図３３に示す状態で、半導体基板１１０中
に砒素（Ａｓ）を３５ｋｅＶ、５×１０¹⁴ｃｍ^-2、０°
回転の条件で注入する。さらに、臭素（Ｂ）を５０ｋｅ
Ｖ、３×１０¹³ｃｍ^-2、４５°回転の条件で注入する。
これにより、図３４に示すように、ｎ型不純物層１０３
ａとｐ型不純物層１０３ｂとからなるドレイン領域１０
３が形成される。

【００３９】その後、図３３に示したレジスト１１１を
除去し、再度全面にレジスト１１２を堆積する。このレ
ジスト１１２は、図３４に示すように、ソース領域とな
るべき半導体基板１１０の主表面を露出するようにパタ
ーニングされる。この状態で、半導体基板１１０中に砒
素（Ａｓ）を３５ｋｅＶ、５×１０¹⁵ｃｍ^-2、７°回転
の条件で注入する。さらにリン（Ｐ）を５０ｋｅＶ、５
×１０¹⁴ｃｍ^-2、０°回転の条件で注入する。これによ
り、図３２に示すように、ｎ型高濃度不純物層１０４ａ
とｎ型低濃度不純物層１０４ｂとからなるソース領域１
０４が形成される。

【００４０】上述したような従来の製造方法では、ドレ
イン領域形成のイオン注入を行なうために、マスク合わ
せ工程と写真製版工程とが必要であり、それに加えて、
ソース領域形成のイオン注入のためにマスク合わせ工程
と写真製版工程とが必要となる。そのため、マスク枚数
が多くなり、工程数も多くなり、結果として製造コスト
が高くなってしまう。

【００４１】図３５〜図３９は、ＤＩＮＯＲ型フラッシ
ュメモリを図示している。ＤＩＮＯＲ型フラッシュメモ
リでは、ＦＮトンネル現象を利用してフローティングゲ
ートからドレインへ電子を引抜くことによって書込動作
を行なう。また、ＦＮトンネル現象を利用してチャネル
全面からフローティングゲートへ電子を注入することに
よって消去動作を行なう。

【００４２】図３５を参照して、半導体基板の主表面上
に、素子分離領域２１０と活性領域２１１とが交互に配
置されている。素子分離領域２１０とフローティングゲ
ート２１２とによって囲まれた活性領域は、交互にドレ
イン領域２１３およびソース線領域２１４となる。

【００４３】図３６および図３７は、図３５中のＹ−Ｙ
線に沿って見た断面図である。図３８および図３９は、
図３５中のＺ−Ｚ線に沿った見た断面図である。

【００４４】図３８を参照して、ｐ型半導体基板２１７
の主表面に、フローティングゲート２１２とコントロー
ルゲート２１５とを積層した電極層２１６が、間隔をあ
けて形成されている。この状態で、ソース線領域２１４
となるべき半導体基板の主表面を露出したレジスト２１
８を形成する。このレジスト２１８をマスクとして、素
子分離領域２１０のフィールド酸化膜をエッチングす
る。このエッチングによって、図３６および図３７に示
すように、ソース線領域２１４に位置するフィールド酸
化膜２１９は除去され、活性領域が露出することにな
る。

【００４５】次に、レジスト２１８を除去し、電極層２
１６をマスクとしてｐ型半導体基板２１７中に砒素（Ａ
ｓ）を３５ｋｅＶ、５×１０¹⁵ｃｍ^-2、７°回転の条件
で注入する。この砒素の注入により、図３９に示すよう
に、ドレイン領域２１３およびソース線領域２１４が同
時に形成される。

【００４６】図３５〜図３９に示した製造方法では、１
回のイオン注入で同時にドレイン領域２１３およびソー
ス線領域２１４を形成しているので、工程数を減らすこ
とができる。しかし、ドレイン領域２１３とソース線領
域２１４とを異なった構造にしたり、また異なった濃度
にしようとする場合には、上述の方法を採用することが
できない。

【００４７】

【００４８】この発明の目的は、マスク合わせ工程およ
び写真製版工程を削減することのできる半導体装置の製
造方法を提供することである。

【００４９】また、この発明の他の目的は、書込特性向
上に最適な構造を持つドレイン領域と、消去特性の向上
に最適な構造を持つソース領域とを備えた半導体装置の
製造方法を提供することである。

【００５０】

【００５１】

【００５２】

【００５３】

【００５４】

【課題を解決するための手段】この発明に従った半導体
装置の製造方法では、第１導電型の半導体基板の主表面
上に、フローティングゲートとコントロールゲートとを
積層した電極層を形成する。次に、この電極層をマスク
としてソースおよびドレイン領域となるべき半導体基板
の主表面に同時にドレイン領域の形成に適した条件で第
１導電型不純物および第２導電型不純物を注入すること
によって、第２導電型不純物層と、それを取囲む第１導
電型不純物層とからなる１対の不純物領域を形成する。
次に、ドレイン領域となるべき一方の不純物領域をマス
クで覆った状態で、ソース領域となるべき他方の不純物
領域にソース領域の形成に適した条件で第２導電型の不
純物を注入し、さらに第１導電型不純物層を相殺するの
に適した条件で第２導電型の不純物を注入する。

【００５５】

【００５６】

【００５７】

【００５８】

【作用】この発明に従った半導体装置の製造方法では、
ドレイン領域およびソース領域の両者に同時に不純物を
注入することによって、最適構造のドレイン領域を形成
している。その後ドレイン領域をマスクで覆った状態で
不純物を半導体基板中に注入することによって、最適構
造のソース領域を形成している。したがって、マスク合
わせ工程の数および写真製版工程の数を削減するととも
に、書込特性および消去特性に優れた半導体装置を得る
ことができる。

【００５９】

【実施例】図１〜図５は、ＮＯＲ型フラッシュメモリを
図示している。前述したように、ＮＯＲ型フラッシュメ
モリでは、ドレイン近傍に発生したチャネルホットエレ
クトロンの一部をフローティングゲートに注入すること
によって書込動作を行ない、ＦＮトンネル現象を利用し
てフローティングゲートからソースへ電子を引抜くこと
によって消去動作を行なっている。

【００６０】図１を参照して、ｐ型半導体基板３０１の
主表面上には、下から順に第１絶縁膜３０２、フローテ
ィングゲートとなるべき第１ポリシリコン層３０３、第
２絶縁膜３０４、コントロールゲートの一部となるべき
第２ポリシリコン層３０５、コントロールゲートの一部
となるべき金属シリサイド層３０６、および第３絶縁膜
３０７が形成されている。この状態で、所定の形状にパ
ターニングされたレジスト３０８をマスクとして、第３
絶縁膜３０７をエッチングする。その後レジスト３０８
を除去し、パターニングされた第３の絶縁膜３０７をマ
スクとして、金属シリサイド層３０６、第２ポリシリコ
ン層３０５、第２絶縁膜３０４、第１ポリシリコン層３
０３を順次エッチングし、フローティングゲート３０３
とコントロールゲート３０５、３０６とを積層した電極
層３０９を形成する。

【００６１】次に、図２に示すように、電極層３０９を
マスクとして、メモリセルアレイ全面の活性領域に砒素
（Ａｓ）を３５ｋｅＶ、５×１０¹⁴ｃｍ^-2、０°回転の
条件で注入し、さらに臭素（Ｂ）を５０ｋｅＶ、３×１
０¹³ｃｍ^-2、４５°回転の条件で注入する。不純物注入
条件は、書込特性を向上し得るドレイン領域の形成に適
した条件で設定されている。

【００６２】上記の不純物の注入によって、図３に示す
ように電極層３０９を挟んで１対の不純物領域３１０お
よび３１１が形成される。一方の不純物領域３１０はド
レイン領域となるべきものであり、ｎ型（ｎ⁺）不純物
層３１０ａと、この不純物層を取囲むｐ型（ｐ⁺）不純
物層３１０ｂとを有する。同様に、他方の不純物領域３
１１も、ｎ型不純物層３１１ａと、この不純物層を取囲
むｐ型不純物層３１１ｂとを含む。

【００６３】次に、図４を参照して、ソース領域となる
べき半導体基板３０１の主表面を露出したレジスト３１
２を形成し、このレジスト３１２をマスクとして半導体
基板３０１中に砒素（Ａｓ）を３５ｋｅＶ、５×１０¹⁵
ｃｍ^-2、７°回転の条件で注入し、さらにリン（Ｐ）を
５０ｋｅＶ、５×１０¹⁴ｃｍ^-2、０°回転の条件で注入
する。不純物注入の条件は、消去特性の向上に最適なソ
ース領域を形成するのに最適となるように設定されてい
る。この不純物注入によって、電極層３０９の形成直後
に砒素を注入することによって形成されたｎ型不純物層
３１１ａ（図３）の影響を無視できる。また、臭素
（Ｂ）の注入によって形成されたｐ型不純物層３１１ｂ
（図３）は、上記ｎ型不純物の注入によってほとんど消
失するが、電極層３０９の直下では依然として残ったま
まとなる。

【００６４】そこで、図４に示す状態で、さらに半導体
基板３０１中にリン（Ｐ）を１３０ｋｅＶ、３×１０¹³
ｃｍ^-2、４５°回転の条件で注入し、ｐ型不純物層３１
１ｂを完全に消失させる。このリンの注入条件は、ｐ型
不純物層３１１ｂを相殺するのに適した条件となるよう
に設定されている。そのため、ドーズ量および回転角度
は同じである。リンは臭素よりも質量が小さいので、同
じ注入深さとなるように注入エネルギが高く設定されて
いる。

【００６５】その後レジスト３１２を除去して、図５に
示す構造を得る。ソース領域３１３は、ｎ型不純物層３
１３ａと、この不純物層を取り囲みかつより低濃度のｎ
型低濃度不純物層３１３ｂとを含む。

【００６６】ドレイン領域３１０のｎ型不純物層３１０
ａは、チャネルホットエレクトロンの発生を容易にする
ような最適濃度に設定されている。また、ドレイン領域
３１０のｐ型不純物層３１０ｂは、リーク電流の抑制お
よび耐圧向上に寄与する。ソース領域３１３のｎ型不純
物層３１３ａは、ソースとフローティングゲートとのカ
ップリングを高め、ＦＮトンネル現象で電子を引抜きや
すくするような最適濃度に設定されている。ソース領域
３１３のｎ型低濃度不純物層３１３ｂは、ソース線での
リーク電流の防止およびソース線の耐圧向上に寄与す
る。

【００６７】上記方法では、フローティングゲートの直
下に残ったｐ型不純物層３１１ｂを消失するために、所
定条件でリンを半導体基板中に注入している。もしもｐ
型不純物層３１１ｂが消失することなく残存したままで
あれば、ソースとフローティングゲートとのカップリン
グが極端に上昇し、ＦＮトンネル現象による電子引抜き
量の制御が困難になる。そのため、消去動作において過
剰消去になる可能性が高い。したがって、高濃度のｐ型
不純物層３１１ｂを消失するための不純物注入が必要と
なる。

【００６８】図１〜図５に図示した方法によれば、ドレ
イン領域形成の際のマスク合わせ工程および写真製版工
程が不要となる。さらに、書込特性および消去特性に優
れた半導体装置が得られる。

【００６９】上述の製造方法では、フローティングゲー
ト直下に残った高濃度のｐ型不純物層３１１ｂを消失さ
せていたが、低濃度のｐ型不純物層として残すようにし
てもよい。その場合には、図４に示す状態で、リン
（Ｐ）を半導体基板中に１３０ｋｅＶ、２．５×１０¹³
ｃｍ^-2、４５°回転の条件で注入する。電極層３０９の
形成直後の臭素（Ｂ）のドーズ量に比べてリン（Ｐ）の
ドーズ量がわずかに小さいので、図６に示すように、フ
ローティングゲート直下には低濃度のｐ型不純物層３１
４が残る。

【００７０】図６に示した構造では、ソース領域のｎ型
不純物層３１３ａとチャネル領域との間に低濃度のｐ型
不純物層３１４が位置している。したがって、ソースと
フローティングゲートとの重なりの幅を正確に制御する
ことができ、ＦＮトンネル現象による電子引抜き量を正
確に制御できる。こうして、図６に示した構造によれ
ば、消去特性を一層向上させることができる。

【００７１】図７〜図９は、ＤＩＮＯＲ型フラッシュメ
モリの製造工程を図示している。前述したように、ＤＩ
ＮＯＲ型フラッシュメモリでは、ＦＮトンネル現象を利
用してフローティングゲートからドレインへ電子を引抜
くことによって書込動作を行ない、ＦＮトンネル現象を
利用してチャネル全面からフローティングゲートへ電子
を注入することによって消去動作を行なっている。

【００７２】図７を参照して、ｐ型半導体基板４０１の
主表面上に、電極層４０２が間隔をあけて形成されてい
る。電極層４０２は、フローティングゲート４０３上に
絶縁膜を介してコントロールゲート４０４を積層した構
造を有する。この電極層４０２をマスクとして、ｐ型半
導体基板４０１中に、砒素（Ａｓ）を３５ｋｅＶ、５×
１０¹⁵ｃｍ^-2、７°回転の条件で注入する。この不純物
注入の条件は、ドレイン領域の構造を最適化するように
設定されている。上記砒素の注入によって、電極層４０
２の両側に不純物領域４０５および４０６が形成され
る。一方の不純物領域４０５はドレイン領域となる。

【００７３】次に、図８に示すように、ソース領域とな
るべき半導体基板４０１の主表面を露出したレジスト４
０７を形成し、このレジスト４０７をマスクとして、素
子分離領域のフィールド酸化膜をエッチングによって除
去する。

【００７４】次に、図９に示すように、レジスト４０７
をマスクとして、半導体基板４０１中にソース領域を最
適化する条件で不純物を注入する。この不純物注入によ
って、消去特性の優れたソース領域４０８が得られる。

【００７５】図７〜図９に示した方法では、ドレイン領
域形成のためのマスク合わせ工程および写真製版工程が
不要である。さらに、ドレイン領域およびソース領域の
形成に対してそれぞれ最適な条件で不純物注入を行なう
ことができる。

【００７６】図７〜図９はＤＩＮＯＲ型フラッシュメモ
リの製造工程を図示するものであったが、不純物の注入
条件を変更してもよい。たとえば、電極層４０２を形成
した直後に半導体基板４０１中にリン（Ｐ）を３０〜４
０ｋｅＶ、（１〜１０）×１０¹⁴ｃｍ^-2の条件で注入
し、さらに砒素（Ａｓ）を３０〜４０ｋｅＶ、（１〜１
０）×１０¹⁵ｃｍ^-2の条件で注入することにより、電極
層の両側に１対の不純物領域を形成してもよい。この条
件であれば、ドレイン領域の構造を最適化でき、リーク
電流を抑制し、耐圧を向上させることが可能になる。さ
らに、書込特性を改善することができる。その後、素子
分離領域のフィールド酸化膜をエッチング除去すること
によってソース線を形成した直後に、ソース領域となる
べき半導体基板の主表面中にリン（Ｐ）を３０〜４０ｋ
ｅＶ、（１〜１０）×１０¹³／ｃｍ ²の条件で注入す
る。このリンの注入によって、ソース線の耐圧が向上
し、リーク電流を抑制することができる。

【００７７】以上の説明では、半導体装置としてフラッ
シュメモリを例示として挙げたが、マスク合わせ工程お
よび写真製版工程の削減、ならびにドレイン領域および
ソース領域の最適化という観点で見れば、電界効果型ト
ランジスタにも適用可能である。

【００７８】

【発明の効果】以上のように、この発明によれば、書込
特性および消去特性に優れた半導体装置を得ることがで
きる。

【００７９】さらに、この発明によれば、マスク合わせ
工程および写真製版工程の数を削減することができる。

【００８０】さらに、この発明によれば、ドレイン領域
の構造およびソース領域の構造を最適化することができ
る。

【図面の簡単な説明】

【図１】電極層形成前の状態を示す断面図である。

【図２】電極層形成後の状態を示す断面図である。

【図３】不純物注入後の状態を示す断面図である。

【図４】高濃度のｐ型不純物層を消失するためのイオン
注入を行なっている状態の断面図である。

【図５】図１〜図４に示す工程を経て得られたメモリト
ランジスタの断面図である。

【図６】フローティングゲートの直下に低濃度のｐ型不
純物層を有するメモリトランジスタの断面図である。

【図７】電極層をマスクとして不純物を注入している状
態を示す断面図である。

【図８】素子分離領域のフィールド酸化膜をエッチング
除去している状態を示す断面図である。

【図９】ソース領域となるべき半導体基板の主表面中に
不純物を注入している状態を示す断面図である。

【図１０】従来のフラッシュメモリの一般的な構成を示
すブロック図である。

【図１１】図１０に示すメモリセルマトリクス１００の
概略構成を示す等価回路図である。

【図１２】従来の一例として挙げたフラッシュメモリの
構造を示す断面図である。

【図１３】従来のフラッシュメモリを示す平面概略図で
ある。

【図１４】図１３中のＷ−Ｗ線に沿って見た断面図であ
る。

【図１５】従来技術における不揮発性半導体メモリの製
造方法における第１工程を示す図である。

【図１６】従来技術における不揮発性半導体メモリの製
造方法における第２工程を示す図である。

【図１７】従来技術における不揮発性半導体メモリの製
造方法における第３工程を示す図である。

【図１８】従来技術における不揮発性半導体メモリの製
造方法における第２工程のレジストマスクの形状を示す
平面概略図である。

【図１９】従来技術における不揮発性半導体メモリの製
造方法における第４工程を示す図である。

【図２０】従来技術における不揮発性半導体メモリの製
造方法における第５工程を示す図である。

【図２１】従来技術における不揮発性半導体メモリの製
造方法における第６工程を示す図である。

【図２２】従来技術における不揮発性半導体メモリの製
造方法における第７工程を示す図である。

【図２３】従来技術における不揮発性半導体メモリの製
造方法における第８工程を示す図である。

【図２４】従来技術における不揮発性半導体メモリの製
造方法における第９工程を示す図である。

【図２５】従来技術における不揮発性半導体メモリの製
造方法における第１０工程を示す図である。

【図２６】従来技術における不揮発性半導体メモリの製
造方法における第１１工程を示す図である。

【図２７】従来技術における不揮発性半導体メモリの製
造方法における第１２工程を示す図である。

【図２８】従来技術における不揮発性半導体メモリの製
造方法における第１３工程を示す図である。

【図２９】従来技術における不揮発性半導体メモリの製
造方法における第１４工程を示す図である。

【図３０】従来技術における不揮発性半導体メモリの製
造方法における第１５工程を示す図である。

【図３１】ＮＯＲ型フラッシュメモリの平面配置図であ
る。

【図３２】メモリトランジスタの断面図である。

【図３３】ドレイン領域形成のための不純物注入を行な
っている状態の断面図である。

【図３４】ソース領域形成のための不純物注入を行なっ
ている状態の断面図である。

【図３５】ＤＩＮＯＲ型フラッシュメモリの平面配置図
である。

【図３６】図３５中のＹ−Ｙ線に沿って見た断面図であ
る。

【図３７】フィールド酸化膜を除去した後の状態を示す
断面図である。

【図３８】図３５中のＺ−Ｚ線に沿って見た断面図であ
る。

【図３９】ソースおよびドレイン領域形成のための不純
物注入を行なっている状態の断面図である。

【符号の説明】

３０１ｐ型半導体基板３０３フローティングゲートとなるべき第１ポリシリ
コン層３０５コントロールゲートとなるべき第２ポリシリコ
ン層３０６コントロールゲートとなるべき金属シリサイド
層３０９電極層３１０ドレイン領域３１０ａｎ型不純物層３１０ｂｐ型不純物層３１１不純物領域３１１ａｎ型不純物層３１１ｂｐ型不純物層３１３ソース領域３１３ａｎ型不純物層３１３ｂｎ型低濃度不純物層３１４低濃度のｐ型不純物層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/788

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板の主表面上に、
フローティングゲートとコントロールゲートとを積層し
た電極層を形成する工程と、前記電極層をマスクとしてソースおよびドレイン領域と
なるべき半導体基板の主表面に同時にドレイン領域の形
成に適した条件で第１導電型不純物および第２導電型不
純物を注入することによって、第２導電型不純物層と、
それを取囲む第１導電型不純物層とからなる１対の不純
物領域を形成する工程と、前記ドレイン領域となるべき一方の不純物領域をマスク
で覆った状態で、前記ソース領域となるべき他方の不純
物領域にソース領域の形成に適した条件で第２導電型の
不純物を注入し、さらに前記第１導電型不純物層を相殺
するのに適した条件で第２導電型の不純物を注入する工
程と、を備えた半導体装置の製造方法。