JP3498116B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3498116B2 JP3498116B2 JP27915595A JP27915595A JP3498116B2 JP 3498116 B2 JP3498116 B2 JP 3498116B2 JP 27915595 A JP27915595 A JP 27915595A JP 27915595 A JP27915595 A JP 27915595A JP 3498116 B2 JP3498116 B2 JP 3498116B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、より具体的には、電気的に消去および書
込可能なＥＥＰＲＯＭ（Electrically Erasable and Pr
ogrammable ReadOnly Memory）、いわゆるフラッシュメ
モリに関するものである。
憶装置に関し、より具体的には、電気的に消去および書
込可能なＥＥＰＲＯＭ（Electrically Erasable and Pr
ogrammable ReadOnly Memory）、いわゆるフラッシュメ
モリに関するものである。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。このＥＥＰＲＯＭは、書込および消去
ともに電気的に行なえるという利点はあるが、メモリセ
ルに選択トランジスタとメモリトランジスタとの２つの
トランジスタを必要とするため、高集積化が困難である
という不都合があった。そこで、従来、メモリセルが１
つのトランジスタで構成され、書込まれた情報電荷を電
気的に一括消去することが可能なフラッシュＥＥＰＲＯ
Ｍが提案されている。これらは、たとえば米国特許第
４，８６８，６１９号などに開示されている。
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。このＥＥＰＲＯＭは、書込および消去
ともに電気的に行なえるという利点はあるが、メモリセ
ルに選択トランジスタとメモリトランジスタとの２つの
トランジスタを必要とするため、高集積化が困難である
という不都合があった。そこで、従来、メモリセルが１
つのトランジスタで構成され、書込まれた情報電荷を電
気的に一括消去することが可能なフラッシュＥＥＰＲＯ
Ｍが提案されている。これらは、たとえば米国特許第
４，８６８，６１９号などに開示されている。
【０００３】図８１は、フラッシュメモリの一般的な構
成を示すブロック図である。図８１を参照して、メモリ
セルマトリックス１００と、Ｘアドレスデコーダ２００
と、Ｙゲート３００と、Ｙアドレスデコーダ４００と、
アドレスバッファ５００と、書き込み回路６００と、セ
ンスアンプ７００と、入出力バッファ８００と、コント
ロールロジック９００とを含んでいる。
成を示すブロック図である。図８１を参照して、メモリ
セルマトリックス１００と、Ｘアドレスデコーダ２００
と、Ｙゲート３００と、Ｙアドレスデコーダ４００と、
アドレスバッファ５００と、書き込み回路６００と、セ
ンスアンプ７００と、入出力バッファ８００と、コント
ロールロジック９００とを含んでいる。
【０００４】メモリセルマトリックス１００は、行列状
に配置された複数個のメモリトランジスタをその内部に
有している。メモリセルマトリックス１００には、Ｘア
ドレスデコーダ２００とＹゲート３００とが接続されて
いる。このＸアドレスデコーダ２００とＹゲート３００
とは、メモリセルマトリックス１００の行および列を選
択する役割をなしている。Ｙゲート３００には、Ｙアド
レスデコーダ４００が接続されている。Ｙアドレスデコ
ーダ４００は、列の選択情報を与える役割をなしてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、アドレスバッファ５００が接続されている。
アドレスバッファ５００は、アドレス情報を一時格納す
る役割をなしている。
に配置された複数個のメモリトランジスタをその内部に
有している。メモリセルマトリックス１００には、Ｘア
ドレスデコーダ２００とＹゲート３００とが接続されて
いる。このＸアドレスデコーダ２００とＹゲート３００
とは、メモリセルマトリックス１００の行および列を選
択する役割をなしている。Ｙゲート３００には、Ｙアド
レスデコーダ４００が接続されている。Ｙアドレスデコ
ーダ４００は、列の選択情報を与える役割をなしてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、アドレスバッファ５００が接続されている。
アドレスバッファ５００は、アドレス情報を一時格納す
る役割をなしている。
【０００５】Ｙゲート３００には、書込回路６００とセ
ンスアンプ７００とが接続されている。書込回路６００
はデータ入力時に書込動作を行なう役割をなしている。
センスアンプ７００は、データ出力時に流れる電流値か
ら“０”と“１”を判定する役割をなしている。書込回
路６００とセンスアンプ７００とには、各々入出力バッ
ファ８００が接続されている。入出力バッファ８００は
入出力データを一時格納する役割をなしている。
ンスアンプ７００とが接続されている。書込回路６００
はデータ入力時に書込動作を行なう役割をなしている。
センスアンプ７００は、データ出力時に流れる電流値か
ら“０”と“１”を判定する役割をなしている。書込回
路６００とセンスアンプ７００とには、各々入出力バッ
ファ８００が接続されている。入出力バッファ８００は
入出力データを一時格納する役割をなしている。
【０００６】アドレスバッファ５００と入出力バッファ
８００には、コントロールロジック９００が接続されて
いる。コントロールロジック９００は、フラッシュメモ
リの動作制御を行なう役割をなしている。またコントロ
ールロジック９００は、チップイネーブル信号／ＣＥ、
アウトチップイネーブル信号／ＯＥおよびプログラム信
号に基づいた制御を行なう。なお、ここで／ＣＥなどの
記号における「／」は反転を意味する。
８００には、コントロールロジック９００が接続されて
いる。コントロールロジック９００は、フラッシュメモ
リの動作制御を行なう役割をなしている。またコントロ
ールロジック９００は、チップイネーブル信号／ＣＥ、
アウトチップイネーブル信号／ＯＥおよびプログラム信
号に基づいた制御を行なう。なお、ここで／ＣＥなどの
記号における「／」は反転を意味する。
【０００７】図８２は、図８１に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
図８２を参照して、メモリセルマトリックス１００内に
は、複数本のワード線ＷＬ1 、ＷＬ2 、…、ＷＬi と複
数本のビット線ＢＬ1 、ＢＬ 2 、…、ＢＬj とが互いに
直交するように配置され、マトリックスを構成してい
る。複数本のワード線ＷＬ1 、ＷＬ2 、…、ＷＬi はＸ
アドレスデコーダ２００に接続され行方向に配列されて
いる。また複数本のビット線ＢＬ1 、ＢＬ2 、…、ＢＬ
j は、Ｙゲート３００に接続され列方向に配列されてい
る。
トリックス１００の概略構成を示す等価回路図である。
図８２を参照して、メモリセルマトリックス１００内に
は、複数本のワード線ＷＬ1 、ＷＬ2 、…、ＷＬi と複
数本のビット線ＢＬ1 、ＢＬ 2 、…、ＢＬj とが互いに
直交するように配置され、マトリックスを構成してい
る。複数本のワード線ＷＬ1 、ＷＬ2 、…、ＷＬi はＸ
アドレスデコーダ２００に接続され行方向に配列されて
いる。また複数本のビット線ＢＬ1 、ＢＬ2 、…、ＢＬ
j は、Ｙゲート３００に接続され列方向に配列されてい
る。
【０００８】各ワード線とビット線との交差部には、各
メモリトランジスタＱ１１、Ｑ１２、…、Ｑijが配置さ
れている。各メモリトランジスタのドレインは各ビット
線に接続されている。各メモリトランジスタのコントロ
ールゲートは各ワード線に接続されている。メモリトラ
ンジスタのソースは各ソース線Ｓ1 、Ｓ2 、…、Ｓiに
接続されている。同一行に属するメモリトランジスタの
ソースは相互に接続されている。
メモリトランジスタＱ１１、Ｑ１２、…、Ｑijが配置さ
れている。各メモリトランジスタのドレインは各ビット
線に接続されている。各メモリトランジスタのコントロ
ールゲートは各ワード線に接続されている。メモリトラ
ンジスタのソースは各ソース線Ｓ1 、Ｓ2 、…、Ｓiに
接続されている。同一行に属するメモリトランジスタの
ソースは相互に接続されている。
【０００９】次に、従来のフラッシュメモリを構成する
メモリトランジスタの構造について説明する。
メモリトランジスタの構造について説明する。
【００１０】図８３は、従来のフラッシュメモリのメモ
リマトリックス１００の概略構成を示す部分平面図であ
る。また図８４は、図８３のＤ−Ｄ′線に沿う断面図で
ある。
リマトリックス１００の概略構成を示す部分平面図であ
る。また図８４は、図８３のＤ−Ｄ′線に沿う断面図で
ある。
【００１１】主に図８４を参照して、ｐ型シリコン基板
１の主表面には、ドレイン拡散領域１３とソース拡散領
域１２とが所定の間隔を隔ててチャネル領域２を挟むよ
うに形成されている。そしてチャネル領域２上には、膜
厚１００Å程度の薄い酸化膜３を介してフローティング
ゲート電極４が形成されている。フローティングゲート
電極４上に層間絶縁膜５を介在してコントロールゲート
電極６が形成されている。このフローティングゲート電
極４とコントロールゲート電極６とは、不純物が導入さ
れた多結晶シリコン（以下、ドープトポリシリコンと称
する）によって形成されている。ｐ型シリコン基板１、
フローティングゲート電極４およびコントロールゲート
電極６を覆うように熱酸化膜５１が形成されている。ま
たフローティングゲート電極４およびコントロールゲー
ト電極６を覆うように酸化膜などからなるスムースコー
ト膜８が形成されている。
１の主表面には、ドレイン拡散領域１３とソース拡散領
域１２とが所定の間隔を隔ててチャネル領域２を挟むよ
うに形成されている。そしてチャネル領域２上には、膜
厚１００Å程度の薄い酸化膜３を介してフローティング
ゲート電極４が形成されている。フローティングゲート
電極４上に層間絶縁膜５を介在してコントロールゲート
電極６が形成されている。このフローティングゲート電
極４とコントロールゲート電極６とは、不純物が導入さ
れた多結晶シリコン（以下、ドープトポリシリコンと称
する）によって形成されている。ｐ型シリコン基板１、
フローティングゲート電極４およびコントロールゲート
電極６を覆うように熱酸化膜５１が形成されている。ま
たフローティングゲート電極４およびコントロールゲー
ト電極６を覆うように酸化膜などからなるスムースコー
ト膜８が形成されている。
【００１２】スムースコート膜８には、ソース拡散領域
１２の一部表面に達するコンタクトホール９が形成され
ている。このコンタクトホール９を通じてソース拡散領
域１２と電気的に接続するようにスムースコート膜８上
にビット線５２が延在して形成されている。
１２の一部表面に達するコンタクトホール９が形成され
ている。このコンタクトホール９を通じてソース拡散領
域１２と電気的に接続するようにスムースコート膜８上
にビット線５２が延在して形成されている。
【００１３】主に図８３を参照して、複数本のワード線
６と複数本のビット線５２とが互いに直交するように配
置されている。ここでワード線６は、複数個のコントロ
ールゲート電極６と一体化されている。ワード線６とビ
ット線５２との交差部において、コントロールゲート電
極６の下部にはフローティングゲート電極４が形成され
ている。このフローティングゲート電極４の隣り合う２
列にまたがる各列間ごとには素子分離酸化膜５３が形成
されている。
６と複数本のビット線５２とが互いに直交するように配
置されている。ここでワード線６は、複数個のコントロ
ールゲート電極６と一体化されている。ワード線６とビ
ット線５２との交差部において、コントロールゲート電
極６の下部にはフローティングゲート電極４が形成され
ている。このフローティングゲート電極４の隣り合う２
列にまたがる各列間ごとには素子分離酸化膜５３が形成
されている。
【００１４】次に、図８５を参照して、チャネルホット
エレクトロンを利用したフラッシュＥＥＰＲＯＭの書込
動作について説明する。ドレイン拡散領域１３に６〜８
Ｖ程度の電圧ＶD1、コントロールゲート電極６に１０〜
１５Ｖ程度の電圧ＶG1が印加される。この電圧ＶD1、Ｖ
G1の印加によって、ドレイン拡散領域１３と酸化膜３と
の近傍で多くの高エネルギー電子が発生する。この電子
の一部は、フローティングゲート電極４に注入される。
このようにしてフローティングゲート電極４に電子の蓄
積が行なわれると、メモリトランジスタのしきい値電圧
ＶTHが高くなる。このしきい値電圧ＶTHが所定の値より
高くなった状態が書込まれた状態であり、“０”の状態
と呼ばれる。
エレクトロンを利用したフラッシュＥＥＰＲＯＭの書込
動作について説明する。ドレイン拡散領域１３に６〜８
Ｖ程度の電圧ＶD1、コントロールゲート電極６に１０〜
１５Ｖ程度の電圧ＶG1が印加される。この電圧ＶD1、Ｖ
G1の印加によって、ドレイン拡散領域１３と酸化膜３と
の近傍で多くの高エネルギー電子が発生する。この電子
の一部は、フローティングゲート電極４に注入される。
このようにしてフローティングゲート電極４に電子の蓄
積が行なわれると、メモリトランジスタのしきい値電圧
ＶTHが高くなる。このしきい値電圧ＶTHが所定の値より
高くなった状態が書込まれた状態であり、“０”の状態
と呼ばれる。
【００１５】次に図８６を参照して、Ｆ−Ｎ（Fowler-N
ordheim ）トンネル現象を利用した消去動作について説
明する。ソース拡散領域１２に１０〜１２Ｖ程度の電圧
ＶSが印加され、コントロールゲート電極６は接地電位
とされ、ドレイン拡散領域１３はフローティング状態に
保持される。ソース拡散領域１２に印加された電圧Ｖ S
による電界によって、フローティングゲート電極４中の
電子は薄い酸化膜３をＦ−Ｎトンネル現象によって通過
する。このようにしてフローティングゲート電極４中の
電子が引抜かれることにより、メモリトランジスタのし
きい値電圧ＶTHが低くなる。このしきい値電圧が所定の
値よりも低くなった状態が消去された状態であり、
“１”の状態と呼ばれる。
ordheim ）トンネル現象を利用した消去動作について説
明する。ソース拡散領域１２に１０〜１２Ｖ程度の電圧
ＶSが印加され、コントロールゲート電極６は接地電位
とされ、ドレイン拡散領域１３はフローティング状態に
保持される。ソース拡散領域１２に印加された電圧Ｖ S
による電界によって、フローティングゲート電極４中の
電子は薄い酸化膜３をＦ−Ｎトンネル現象によって通過
する。このようにしてフローティングゲート電極４中の
電子が引抜かれることにより、メモリトランジスタのし
きい値電圧ＶTHが低くなる。このしきい値電圧が所定の
値よりも低くなった状態が消去された状態であり、
“１”の状態と呼ばれる。
【００１６】さらに、読出動作においては、図８４にお
いて、コントロールゲート電極６に５Ｖ程度の電圧
ＶG2、ドレイン拡散領域１３に１〜２Ｖ程度の電圧ＶD2
が印加される。そのとき、メモリトランジスタのチャネ
ル領域に電流が流れるかどうか、すなわちメモリトラン
ジスタがｏｎ状態かｏｆｆ状態かによって上記した
“１”、“０”の判定が行なわれる。これにより情報の
読出が行なわれる。
いて、コントロールゲート電極６に５Ｖ程度の電圧
ＶG2、ドレイン拡散領域１３に１〜２Ｖ程度の電圧ＶD2
が印加される。そのとき、メモリトランジスタのチャネ
ル領域に電流が流れるかどうか、すなわちメモリトラン
ジスタがｏｎ状態かｏｆｆ状態かによって上記した
“１”、“０”の判定が行なわれる。これにより情報の
読出が行なわれる。
【００１７】このようなフラッシュメモリにおいて、書
込特性の改善を図るため、図８７と図８８とに示すよう
なドレイン構造（以下、ポケット構造と称する）が提示
されている。なお、図８８は、図８７の領域Ｓを拡大し
て示す図である。
込特性の改善を図るため、図８７と図８８とに示すよう
なドレイン構造（以下、ポケット構造と称する）が提示
されている。なお、図８８は、図８７の領域Ｓを拡大し
て示す図である。
【００１８】この図８７と図８８とに示す構造では、ド
レイン拡散領域１３に接し、かつその周囲を覆うｐ型の
ポケット領域１５が設けられている。このｐ型ポケット
領域１５は、ｐ型シリコン基板より高い不純物濃度を有
している。これにより、ドレイン端（領域Ｔ：図８８）
でのｐｎ接合（ドレイン拡散領域１３とポケット領域１
５とからなる）領域の電界が図８９に示すように高めら
れる。
レイン拡散領域１３に接し、かつその周囲を覆うｐ型の
ポケット領域１５が設けられている。このｐ型ポケット
領域１５は、ｐ型シリコン基板より高い不純物濃度を有
している。これにより、ドレイン端（領域Ｔ：図８８）
でのｐｎ接合（ドレイン拡散領域１３とポケット領域１
５とからなる）領域の電界が図８９に示すように高めら
れる。
【００１９】なお図８９（ａ）はポケット領域を設けな
い場合、図８９（ｂ）はポケット領域を設けた場合の図
８８のＦ−Ｆ′線に沿う各チャネルと平行方向の電界を
示す図である。
い場合、図８９（ｂ）はポケット領域を設けた場合の図
８８のＦ−Ｆ′線に沿う各チャネルと平行方向の電界を
示す図である。
【００２０】このため、ポケット構造を用いることによ
り、チャネルを走行する電子のうち高エネルギーを有す
る電子の割合が増加する。したがって、電子がゲートに
注入されやすくなり、ゲート電流が増加する。
り、チャネルを走行する電子のうち高エネルギーを有す
る電子の割合が増加する。したがって、電子がゲートに
注入されやすくなり、ゲート電流が増加する。
【００２１】つまり、ポケット構造とはチャネルホット
エレクトロンの絶対量を増加させることにより書込特性
の改善を図る構造である。
エレクトロンの絶対量を増加させることにより書込特性
の改善を図る構造である。
【００２２】
【発明が解決しようとする課題】このようにポケット構
造を用いることにより、ドレイン端におけるチャネルと
平行方向の電界（Ｅｘ）を高めることができ、高エネル
ギー電子の発生確率を向上させることができる。
造を用いることにより、ドレイン端におけるチャネルと
平行方向の電界（Ｅｘ）を高めることができ、高エネル
ギー電子の発生確率を向上させることができる。
【００２３】しかしながら、発生した高エネルギー電子
の向かう方向は、ドレイン方向である。このため、高エ
ネルギー電子がフローティングゲート電極に注入される
には、弾性散乱を受けフローティングゲート電極方向へ
向かうように走行方向を変える必要がある。ところが、
図９０に示すように不純物６０と弾性衝突を起こした電
子の走行方向はランダムである。よって、フローティン
グゲート電極方向のモーメントを持つ電子は一部しか存
在しない。
の向かう方向は、ドレイン方向である。このため、高エ
ネルギー電子がフローティングゲート電極に注入される
には、弾性散乱を受けフローティングゲート電極方向へ
向かうように走行方向を変える必要がある。ところが、
図９０に示すように不純物６０と弾性衝突を起こした電
子の走行方向はランダムである。よって、フローティン
グゲート電極方向のモーメントを持つ電子は一部しか存
在しない。
【００２４】それゆえ、本発明の一の目的は、チャネル
ホットエレクトロンが発生する領域において、バルク内
でのゲート電極方向の電界を強めることにより、弾性衝
突後の高エネルギー電子がゲート電極方向のモーメント
を持つ確率を増やすことができる不揮発性半導体記憶装
置を提供することである。
ホットエレクトロンが発生する領域において、バルク内
でのゲート電極方向の電界を強めることにより、弾性衝
突後の高エネルギー電子がゲート電極方向のモーメント
を持つ確率を増やすことができる不揮発性半導体記憶装
置を提供することである。
【００２５】また上述したポケット構造（図８７、８
８）では、高エネルギー電子を最も多く発生させるドレ
イン端において、絶縁膜３のチャネルに対して垂直方向
の電界（縦方向電界）が大きくなる。発生した高エネル
ギー電子の中でフローティングゲートに到達する確率を
到達確率と定義すると、絶縁膜３の縦方向電界は以下に
示す理由によりこの到達確率を低減する効果を持つ。
８）では、高エネルギー電子を最も多く発生させるドレ
イン端において、絶縁膜３のチャネルに対して垂直方向
の電界（縦方向電界）が大きくなる。発生した高エネル
ギー電子の中でフローティングゲートに到達する確率を
到達確率と定義すると、絶縁膜３の縦方向電界は以下に
示す理由によりこの到達確率を低減する効果を持つ。
【００２６】まず、ドレイン電圧Ｖｄ＜ゲート電圧Ｖｇ
の印加条件で、ドレイン端における絶縁膜３の縦方向電
界と横方向電界（チャネルと平行方向の電界）の分布を
示したのが図９１である。図９１を参照して、横方向電
界が最大となるポイント近傍で高エネルギー電子が最も
多く発生する。しかし、この横方向電界が最大となるポ
イント近傍では縦方向電界もほぼ最大となる。この縦方
向電界が大きいほど基板方向に押し戻される電子が多く
なり、高エネルギー電子がフローティングゲート電極に
注入される確率は低くなる。
の印加条件で、ドレイン端における絶縁膜３の縦方向電
界と横方向電界（チャネルと平行方向の電界）の分布を
示したのが図９１である。図９１を参照して、横方向電
界が最大となるポイント近傍で高エネルギー電子が最も
多く発生する。しかし、この横方向電界が最大となるポ
イント近傍では縦方向電界もほぼ最大となる。この縦方
向電界が大きいほど基板方向に押し戻される電子が多く
なり、高エネルギー電子がフローティングゲート電極に
注入される確率は低くなる。
【００２７】上述したポケット構造では、チャネルホッ
トエレクトロンの大部分はドレイン端において発生す
る。しかし、ドレイン端は図９１に示すように縦方向電
界が大きくなる領域であり、フローティングゲート電極
に注入された電子を基板方向へ押し戻す力が大きい領域
である。したがって、ポケット構造は、発生したホット
エレクトロンを効率的にフローティングゲート電極に注
入できる構造とは言い難い。
トエレクトロンの大部分はドレイン端において発生す
る。しかし、ドレイン端は図９１に示すように縦方向電
界が大きくなる領域であり、フローティングゲート電極
に注入された電子を基板方向へ押し戻す力が大きい領域
である。したがって、ポケット構造は、発生したホット
エレクトロンを効率的にフローティングゲート電極に注
入できる構造とは言い難い。
【００２８】また、図９２（ｂ）は、図９２（ａ）にお
けるドレイン端でのチャネルと垂直方向（図中、点線Ｅ
−Ｅ′）の電位分布の変化を示した図である。ドレイン
電圧Ｖｄ＜ゲート電圧Ｖｇでは、絶縁膜３の縦方向電界
が高いほど絶縁膜３での電位差は大きくなる。このた
め、絶縁膜３の縦方向電界が高くなると、図９３に示す
ように電子の超えるべき絶縁膜３の電位障壁が高くな
る。電子がフローティングゲート電極に注入されるため
には、少なくとも絶縁膜３の障壁を超えるエネルギーを
持つ必要がある。このため、同じように高エネルギー電
子を発生させたとしても、絶縁膜３での縦方向電界が高
いほど（絶縁膜３の障壁が高いほど）、絶縁膜３の障壁
を超え得るエネルギーを持つ電子の割合は少なくなる。
このことからも、ドレイン端で横方向電界とともに縦方
向電界も強くなるポケット構造では、到達確率が低く抑
えられていると考えられる。
けるドレイン端でのチャネルと垂直方向（図中、点線Ｅ
−Ｅ′）の電位分布の変化を示した図である。ドレイン
電圧Ｖｄ＜ゲート電圧Ｖｇでは、絶縁膜３の縦方向電界
が高いほど絶縁膜３での電位差は大きくなる。このた
め、絶縁膜３の縦方向電界が高くなると、図９３に示す
ように電子の超えるべき絶縁膜３の電位障壁が高くな
る。電子がフローティングゲート電極に注入されるため
には、少なくとも絶縁膜３の障壁を超えるエネルギーを
持つ必要がある。このため、同じように高エネルギー電
子を発生させたとしても、絶縁膜３での縦方向電界が高
いほど（絶縁膜３の障壁が高いほど）、絶縁膜３の障壁
を超え得るエネルギーを持つ電子の割合は少なくなる。
このことからも、ドレイン端で横方向電界とともに縦方
向電界も強くなるポケット構造では、到達確率が低く抑
えられていると考えられる。
【００２９】それゆえ、本発明の他の目的は、横方向電
界がピークとなりホットエレクトロンの生成が最大とな
るポイントでの縦方向電界を低減することにより、発生
した高エネルギー電子のフローティングゲート電極への
注入確率を向上できる不揮発性半導体記憶装置を提供す
ることである。
界がピークとなりホットエレクトロンの生成が最大とな
るポイントでの縦方向電界を低減することにより、発生
した高エネルギー電子のフローティングゲート電極への
注入確率を向上できる不揮発性半導体記憶装置を提供す
ることである。
【００３０】
【課題を解決するための手段】本発明の一の局面に従う
不揮発性半導体記憶装置は、データを電気的に消去およ
び書込可能な不揮発性半導体記憶装置であって、第１導
電型の半導体基板と、電荷蓄積電極層と、制御電極層
と、第２導電型の１対のソース／ドレイン領域と、第２
導電型の第１不純物領域と、第１導電型の第２不純物領
域と、第１導電型の第３不純物領域とを備えている。半
導体基板は、主表面を有している。電荷蓄積電極層は、
半導体基板の主表面上に第１の絶縁膜を介在して形成さ
れている。制御電極層は、電荷蓄積電極層上に第２の絶
縁膜を介在して形成されている。１対のソース／ドレイ
ン領域は、電荷蓄積電極層の下に位置する半導体基板の
領域を挟むように半導体基板の主表面に形成されてい
る。ドレイン領域は、電荷蓄積電極層真下に位置する半
導体基板の領域にまで延在している。第１不純物領域
は、電荷蓄積電極層真下に位置する半導体基板の主表面
においてドレイン領域に接するように形成されており、
ドレイン領域の不純物濃度より低い不純物濃度を有して
いる。第２不純物領域は、電荷蓄積電極層真下に位置す
る半導体基板の主表面において、第１不純物領域に接
し、かつ半導体基板の不純物濃度より高い不純物濃度を
有している。第３不純物領域は、ソース領域および第２
不純物領域の周辺を覆ってソース領域および第２不純物
領域に接続し、半導体基板よりも高く、第２不純物領域
よりも低い不純物濃度を有している。半導体基板の主表
面近傍のドレイン領域に接する第１不純物領域の横方向
電界は、半導体基板の主表面近傍の第２不純物領域に接
する第１不純物領域の横方向電界よりも低い。
不揮発性半導体記憶装置は、データを電気的に消去およ
び書込可能な不揮発性半導体記憶装置であって、第１導
電型の半導体基板と、電荷蓄積電極層と、制御電極層
と、第２導電型の１対のソース／ドレイン領域と、第２
導電型の第１不純物領域と、第１導電型の第２不純物領
域と、第１導電型の第３不純物領域とを備えている。半
導体基板は、主表面を有している。電荷蓄積電極層は、
半導体基板の主表面上に第１の絶縁膜を介在して形成さ
れている。制御電極層は、電荷蓄積電極層上に第２の絶
縁膜を介在して形成されている。１対のソース／ドレイ
ン領域は、電荷蓄積電極層の下に位置する半導体基板の
領域を挟むように半導体基板の主表面に形成されてい
る。ドレイン領域は、電荷蓄積電極層真下に位置する半
導体基板の領域にまで延在している。第１不純物領域
は、電荷蓄積電極層真下に位置する半導体基板の主表面
においてドレイン領域に接するように形成されており、
ドレイン領域の不純物濃度より低い不純物濃度を有して
いる。第２不純物領域は、電荷蓄積電極層真下に位置す
る半導体基板の主表面において、第１不純物領域に接
し、かつ半導体基板の不純物濃度より高い不純物濃度を
有している。第３不純物領域は、ソース領域および第２
不純物領域の周辺を覆ってソース領域および第２不純物
領域に接続し、半導体基板よりも高く、第２不純物領域
よりも低い不純物濃度を有している。半導体基板の主表
面近傍のドレイン領域に接する第１不純物領域の横方向
電界は、半導体基板の主表面近傍の第２不純物領域に接
する第１不純物領域の横方向電界よりも低い。
【００３１】本発明の一の局面に従う不揮発性半導体記
憶装置では、ポケット領域となる第２不純物領域とドレ
イン領域との間に、ドレイン領域より小さい不純物濃度
を有する第２導電型の第１不純物領域が設けられてい
る。このため、第１の絶縁膜の横方向電界が最大となる
ポイントを第１不純物領域と第２不純物領域との界面に
ずらすことができる。よって、従来例よりも横方向電界
が最大となるポイントでの縦方向電界を小さくできる。
したがって、第１の絶縁膜中の電子が基板へ押し戻され
る力が弱くなるとともに、電子の越えるべき絶縁膜障壁
が低くなるため、電荷蓄積電極（フローティングゲート
電極）への高エネルギー電子の到達確率が高くでき、ゲ
ート電流を増やすことができる。
憶装置では、ポケット領域となる第２不純物領域とドレ
イン領域との間に、ドレイン領域より小さい不純物濃度
を有する第２導電型の第１不純物領域が設けられてい
る。このため、第１の絶縁膜の横方向電界が最大となる
ポイントを第１不純物領域と第２不純物領域との界面に
ずらすことができる。よって、従来例よりも横方向電界
が最大となるポイントでの縦方向電界を小さくできる。
したがって、第１の絶縁膜中の電子が基板へ押し戻され
る力が弱くなるとともに、電子の越えるべき絶縁膜障壁
が低くなるため、電荷蓄積電極（フローティングゲート
電極）への高エネルギー電子の到達確率が高くでき、ゲ
ート電流を増やすことができる。
【００３２】また、この構造では、ポケット領域となる
第２不純物領域の不純物濃度をそれほど大きくすること
なく、ゲート電流を増やすことができる。このため、第
２不純物領域の不純物濃度が大きくなることで増える拡
散領域と基板との間でのリーク電流を抑制でき、書込能
力を向上させることができる。
第２不純物領域の不純物濃度をそれほど大きくすること
なく、ゲート電流を増やすことができる。このため、第
２不純物領域の不純物濃度が大きくなることで増える拡
散領域と基板との間でのリーク電流を抑制でき、書込能
力を向上させることができる。
【００３３】また、この構造では、注入効率の改善によ
りゲート電流を増加させるため、印加電界を上げること
なく書込能力を改善することができる。一方、この構造
を用いて書込能力を保持した動作を考えると、印加電圧
を低く抑えることが可能となる。したがって、この構造
は低電圧動作素子、単一電源化素子に有利な構造と言え
る。
りゲート電流を増加させるため、印加電界を上げること
なく書込能力を改善することができる。一方、この構造
を用いて書込能力を保持した動作を考えると、印加電圧
を低く抑えることが可能となる。したがって、この構造
は低電圧動作素子、単一電源化素子に有利な構造と言え
る。
【００３４】また、ソース領域および第２不純物領域と
接しながらソース領域と第２不純物領域との各周囲を覆
い、かつ半導体基板の不純物濃度より高く第２不純物領
域の不純物濃度より低い不純物濃度を有する第１導電型
の第３不純物領域が備えられている。
接しながらソース領域と第２不純物領域との各周囲を覆
い、かつ半導体基板の不純物濃度より高く第２不純物領
域の不純物濃度より低い不純物濃度を有する第１導電型
の第３不純物領域が備えられている。
【００３５】このようにソース領域とドレイン領域との
間の半導体基板の主表面に半導体基板の不純物濃度より
高い第１導電型の第３不純物領域が設けられているた
め、パンチスルーを防止することができる。このため、
オフ耐圧からみた限界ゲート長を短く抑えることができ
る。つまり、微細なデバイスの製造（ファブリケーショ
ン）に対し有利な構造といえる。
間の半導体基板の主表面に半導体基板の不純物濃度より
高い第１導電型の第３不純物領域が設けられているた
め、パンチスルーを防止することができる。このため、
オフ耐圧からみた限界ゲート長を短く抑えることができ
る。つまり、微細なデバイスの製造（ファブリケーショ
ン）に対し有利な構造といえる。
【００３６】また、ソース領域とドレイン領域との間の
半導体基板の主表面には、第３不純物領域以外に、この
第３不純物領域よりも不純物濃度の高い第２不純物領域
が設けられている。このため、より一層パンチスルーを
防止することができる。
半導体基板の主表面には、第３不純物領域以外に、この
第３不純物領域よりも不純物濃度の高い第２不純物領域
が設けられている。このため、より一層パンチスルーを
防止することができる。
【００３７】また、この第２および第３不純物領域の不
純物濃度を適当に組合せることにより限界ゲート長や書
込能力を保ちつつしきい値電圧を制御することが可能と
なる。
純物濃度を適当に組合せることにより限界ゲート長や書
込能力を保ちつつしきい値電圧を制御することが可能と
なる。
【００３８】さらに、第２および第３不純物領域の不純
物濃度を適当に組合せることにより書込能力やしきい値
電圧を保ったままポケット領域となる第２不純物領域の
不純物濃度を低減することができる。このため、拡散領
域と基板との間のリーク電流を増やすことなく書込能力
を向上させることができる。
物濃度を適当に組合せることにより書込能力やしきい値
電圧を保ったままポケット領域となる第２不純物領域の
不純物濃度を低減することができる。このため、拡散領
域と基板との間のリーク電流を増やすことなく書込能力
を向上させることができる。
【００３９】上記一の局面において好ましくは、第１不
純物領域はドレイン領域を取囲んで接続し、第３不純物
領域は第１不純物領域およびソース領域の周囲を取囲ん
でいる。
純物領域はドレイン領域を取囲んで接続し、第３不純物
領域は第１不純物領域およびソース領域の周囲を取囲ん
でいる。
【００４０】
【００４１】
【００４２】 本発明の他の局面に従う不揮発性半導体
記憶装置は、データを電気的に消去および書込可能な不
揮発性半導体記憶装置であって、第１導電型の半導体基
板と、電荷蓄積電極層と、制御電極層と、第２導電型の
１対のソース／ドレイン領域と、第２導電型の第１不純
物領域、第１導電型の第２不純物領域と、第３不純物領
域とを備えている。半導体基板は、主表面を有してい
る。電荷蓄積電極層は、半導体基板の主表面上に第１の
絶縁膜を介在して形成されている。制御電極層は、電荷
蓄積電極層上に第２の絶縁膜を介在して形成されてい
る。１対のソース／ドレイン領域は、電荷蓄積電極層の
下に位置する半導体基板の領域を挟むように半導体基板
の主表面に形成されている。ドレイン領域は、電荷蓄積
電極層真下に位置する半導体基板の領域にまで延在して
いる。第１不純物領域は、電荷蓄積電極層真下に位置す
る半導体基板の主表面においてドレイン領域に接するよ
うに形成され、かつドレイン領域の不純物濃度より低い
不純物濃度を有している。第２不純物領域は、電荷蓄積
電極層真下に位置する半導体基板の主表面において第１
不純物領域に接し、かつ半導体基板の不純物濃度より高
い不純物濃度を有している。第３不純物領域は、ソース
領域の周辺を覆ってソース領域に接続し、電荷蓄積電極
層の真下の半導体基板の主表面に延び、ソース領域より
も低い不純物濃度を有している。半導体基板の主表面近
傍のドレイン領域に接する第１不純物領域の横方向電界
は、半導体基板の主表面近傍の第２不純物領域に接する
第１不純物領域の横方向電界よりも低い、ソース領域と
ドレイン領域とは異なる深さに形成されている。
記憶装置は、データを電気的に消去および書込可能な不
揮発性半導体記憶装置であって、第１導電型の半導体基
板と、電荷蓄積電極層と、制御電極層と、第２導電型の
１対のソース／ドレイン領域と、第２導電型の第１不純
物領域、第１導電型の第２不純物領域と、第３不純物領
域とを備えている。半導体基板は、主表面を有してい
る。電荷蓄積電極層は、半導体基板の主表面上に第１の
絶縁膜を介在して形成されている。制御電極層は、電荷
蓄積電極層上に第２の絶縁膜を介在して形成されてい
る。１対のソース／ドレイン領域は、電荷蓄積電極層の
下に位置する半導体基板の領域を挟むように半導体基板
の主表面に形成されている。ドレイン領域は、電荷蓄積
電極層真下に位置する半導体基板の領域にまで延在して
いる。第１不純物領域は、電荷蓄積電極層真下に位置す
る半導体基板の主表面においてドレイン領域に接するよ
うに形成され、かつドレイン領域の不純物濃度より低い
不純物濃度を有している。第２不純物領域は、電荷蓄積
電極層真下に位置する半導体基板の主表面において第１
不純物領域に接し、かつ半導体基板の不純物濃度より高
い不純物濃度を有している。第３不純物領域は、ソース
領域の周辺を覆ってソース領域に接続し、電荷蓄積電極
層の真下の半導体基板の主表面に延び、ソース領域より
も低い不純物濃度を有している。半導体基板の主表面近
傍のドレイン領域に接する第１不純物領域の横方向電界
は、半導体基板の主表面近傍の第２不純物領域に接する
第１不純物領域の横方向電界よりも低い、ソース領域と
ドレイン領域とは異なる深さに形成されている。
【００４３】 本発明の他の局面に従う不揮発性半導体
記憶装置では、上述した一の局面と同様、ポケット領域
となる第２不純物領域とドレイン領域との間に、ドレイ
ン領域より低い不純物濃度を有する第２導電型の第１不
純物領域が設けられているため、電荷蓄積電極（フロー
ティングゲート電極）への高エネルギー電子の到達確率
が高くでき、ゲート電流を増やすことができるととも
に、書込能力を向上させることができ、かつ低電圧動作
素子、単一電源化素子に有利な構造とすることができ
る。また、ソース領域より不純物濃度の低い第３不純物
領域がソース領域を覆うように設けられているため、メ
モリトランジスタの動作時にソース側の空乏層が延びや
すくソース耐圧が高くなる。このため、たとえば消去
（電荷蓄積電極層からの電子の引抜き）をソース側でＦ
−Ｎトンネリング電流を用いて行なう場合、ソースに高
電圧を印加することが可能となる。
記憶装置では、上述した一の局面と同様、ポケット領域
となる第２不純物領域とドレイン領域との間に、ドレイ
ン領域より低い不純物濃度を有する第２導電型の第１不
純物領域が設けられているため、電荷蓄積電極（フロー
ティングゲート電極）への高エネルギー電子の到達確率
が高くでき、ゲート電流を増やすことができるととも
に、書込能力を向上させることができ、かつ低電圧動作
素子、単一電源化素子に有利な構造とすることができ
る。また、ソース領域より不純物濃度の低い第３不純物
領域がソース領域を覆うように設けられているため、メ
モリトランジスタの動作時にソース側の空乏層が延びや
すくソース耐圧が高くなる。このため、たとえば消去
（電荷蓄積電極層からの電子の引抜き）をソース側でＦ
−Ｎトンネリング電流を用いて行なう場合、ソースに高
電圧を印加することが可能となる。
【００４４】
【００４５】 上記他の局面において好ましくは、ソー
ス領域とドレイン領域とは異なる濃度分布を有してい
る。
ス領域とドレイン領域とは異なる濃度分布を有してい
る。
【００４６】
【００４７】
【００４８】本発明のさらに他の局面に従う不揮発性半
導体記憶装置は、データを電気的に消去および書込可能
な不揮発性半導体記憶装置であって、第１導電型の半導
体基板と、電荷蓄積電極層と、制御電極層と、第２導電
型の１対のソース／ドレイン領域と、第１導電型の第１
不純物領域、第１導電型の第２不純物領域とを備えてい
る。半導体基板は、主表面を有している。電荷蓄積電極
層は、半導体基板の主表面上に第１の絶縁膜を介在して
形成されている。制御電極層は、電荷蓄積電極層上に第
２の絶縁膜を介在して形成されている。１対のソース／
ドレイン領域は、電荷蓄積電極層の下に位置する半導体
基板の領域を挟むように半導体基板の主表面に形成され
ている。ドレイン領域は、電荷蓄積電極層真下に位置す
る半導体基板の領域にまで延在し、かつ１×１０ 20 ｃｍ
-3 以上の濃度で不純物を有している。第１不純物領域
は、ドレイン領域に接しながらドレイン領域の周囲を覆
い、かつ半導体基板の不純物濃度よりも高い不純物濃度
を有している。第２不純物領域は、ソース領域および第
１不純物領域と接するように電荷蓄積電極層真下の半導
体基板の領域に形成され、かつ半導体基板の不純物濃度
より高く第１不純物領域の不純物濃度より低い不純物濃
度を有している。
導体記憶装置は、データを電気的に消去および書込可能
な不揮発性半導体記憶装置であって、第１導電型の半導
体基板と、電荷蓄積電極層と、制御電極層と、第２導電
型の１対のソース／ドレイン領域と、第１導電型の第１
不純物領域、第１導電型の第２不純物領域とを備えてい
る。半導体基板は、主表面を有している。電荷蓄積電極
層は、半導体基板の主表面上に第１の絶縁膜を介在して
形成されている。制御電極層は、電荷蓄積電極層上に第
２の絶縁膜を介在して形成されている。１対のソース／
ドレイン領域は、電荷蓄積電極層の下に位置する半導体
基板の領域を挟むように半導体基板の主表面に形成され
ている。ドレイン領域は、電荷蓄積電極層真下に位置す
る半導体基板の領域にまで延在し、かつ１×１０ 20 ｃｍ
-3 以上の濃度で不純物を有している。第１不純物領域
は、ドレイン領域に接しながらドレイン領域の周囲を覆
い、かつ半導体基板の不純物濃度よりも高い不純物濃度
を有している。第２不純物領域は、ソース領域および第
１不純物領域と接するように電荷蓄積電極層真下の半導
体基板の領域に形成され、かつ半導体基板の不純物濃度
より高く第１不純物領域の不純物濃度より低い不純物濃
度を有している。
【００４９】本発明のさらに他の局面に従う不揮発性半
導体記憶装置では、ドレイン領域を覆うように、逆導電
型の第１不純物領域が半導体基板より高い不純物濃度を
有している。このため、バルク内でのゲート電極方向の
電界が大きくなり高エネルギー電子の電荷蓄積電極層へ
の注入効率が改善される。よって、ゲート電流が増加
し、印加電圧を上げることなく書込能力を改善すること
が可能となる。このことから、この構造は、低電圧動作
素子、単一電源化素子に有利な構造といえる。また、ソ
ース領域とドレイン領域との間の半導体基板の主表面に
半導体基板の不純物濃度より高い第１導電型の第２不純
物領域が設けられているため、パンチスルーを防止する
ことができる。このため、オフ耐圧から見た限界ゲート
長を短く抑えることができる。つまり、微細なデバイス
ファブリケーションに対し有利な構造といえる。 また、
第２不純物領域が、たとえば電荷蓄積電極層の真下領域
にのみ形成されている場合には、ソース領域およびドレ
イン領域と第２不純物領域との容量が低減される。この
ため、読出動作における高速化が期待できる。 また、ソ
ース領域とドレイン領域との間の半導体基板の主表面に
は、第２不純物領域以外にこの第２不純物領域よりも不
純物濃度の高い第１不純物領域が設けられている。この
ため、より一層パンチスルーを防止することができる。
また、この第１および第２不純物領域の不純物濃度を適
当に組合せることにより限界ゲート長や書込能力を保ち
つつしきい値電圧を制御することが可能となる。 加え
て、第１および第２不純物領域の不純物濃度を適当に組
合せることにより書込能力やしきい値電圧を保ったまま
第１不純物領域の不純物濃度を低減することができる。
このため、拡散領域と基板との間のリーク電流を増やす
ことなく書込能力を向上させることができる。
導体記憶装置では、ドレイン領域を覆うように、逆導電
型の第１不純物領域が半導体基板より高い不純物濃度を
有している。このため、バルク内でのゲート電極方向の
電界が大きくなり高エネルギー電子の電荷蓄積電極層へ
の注入効率が改善される。よって、ゲート電流が増加
し、印加電圧を上げることなく書込能力を改善すること
が可能となる。このことから、この構造は、低電圧動作
素子、単一電源化素子に有利な構造といえる。また、ソ
ース領域とドレイン領域との間の半導体基板の主表面に
半導体基板の不純物濃度より高い第１導電型の第２不純
物領域が設けられているため、パンチスルーを防止する
ことができる。このため、オフ耐圧から見た限界ゲート
長を短く抑えることができる。つまり、微細なデバイス
ファブリケーションに対し有利な構造といえる。 また、
第２不純物領域が、たとえば電荷蓄積電極層の真下領域
にのみ形成されている場合には、ソース領域およびドレ
イン領域と第２不純物領域との容量が低減される。この
ため、読出動作における高速化が期待できる。 また、ソ
ース領域とドレイン領域との間の半導体基板の主表面に
は、第２不純物領域以外にこの第２不純物領域よりも不
純物濃度の高い第１不純物領域が設けられている。この
ため、より一層パンチスルーを防止することができる。
また、この第１および第２不純物領域の不純物濃度を適
当に組合せることにより限界ゲート長や書込能力を保ち
つつしきい値電圧を制御することが可能となる。 加え
て、第１および第２不純物領域の不純物濃度を適当に組
合せることにより書込能力やしきい値電圧を保ったまま
第１不純物領域の不純物濃度を低減することができる。
このため、拡散領域と基板との間のリーク電流を増やす
ことなく書込能力を向上させることができる。
【００５０】上記さらに他の局面において好ましくは、
第２不純物領域の深さはソース領域またはドレイン領域
の深さよりも浅い。
第２不純物領域の深さはソース領域またはドレイン領域
の深さよりも浅い。
【００５１】第２不純物領域がソース／ドレイン領域よ
りも浅く形成されているため、基板電位のふらつきによ
るしきい値電圧の変動を抑制することができる。このた
め、たとえばオープン状態で電位を固定しない端子の電
位のふらつきを低減することができる。
りも浅く形成されているため、基板電位のふらつきによ
るしきい値電圧の変動を抑制することができる。このた
め、たとえばオープン状態で電位を固定しない端子の電
位のふらつきを低減することができる。
【００５２】上記さらに他の局面において好ましくは、
第２不純物領域はソース領域および第１不純物領域の周
囲を覆ってソース領域および第１不純物領域に接続して
いる。
第２不純物領域はソース領域および第１不純物領域の周
囲を覆ってソース領域および第１不純物領域に接続して
いる。
【００５３】 本発明のさらに他の局面に従う不揮発性
半導体記憶装置は、データを電気的に消去および書込可
能な不揮発性半導体記憶装置であって、第１導電型の半
導体基板と、電荷蓄積電極層と、制御電極層と、第２導
電型の１対のソース／ドレイン領域と、第１導電型の第
１不純物領域と、第１導電型の第２不純物領域とを備え
ている。半導体基板は、主表面を有している。電荷蓄積
電極層は、半導体基板の主表面上に第１の絶縁膜を介在
して形成されている。制御電極層は、電荷蓄積電極層上
に第２の絶縁膜を介在して形成されている。１対のソー
ス／ドレイン領域は、電荷蓄積電極層の下に位置する半
導体基板の領域を挟むように半導体基板の主表面に形成
されている。ドレイン領域は、電荷蓄積電極層真下に位
置する半導体基板の領域にまで延在している。第１不純
物領域は、ドレイン領域の周囲を覆い、かつ半導体基板
の不純物濃度よりも高い不純物濃度を有している。第２
不純物領域は、ソース領域および第１不純物領域と接す
るように電荷蓄積電極層下の半導体基板の領域に形成さ
れ、かつ半導体基板の不純物濃度より高く第１不純物領
域の不純物濃度より低い不純物濃度を有している。第２
不純物領域の深さはソース領域またはドレイン領域の深
さよりも浅い。
半導体記憶装置は、データを電気的に消去および書込可
能な不揮発性半導体記憶装置であって、第１導電型の半
導体基板と、電荷蓄積電極層と、制御電極層と、第２導
電型の１対のソース／ドレイン領域と、第１導電型の第
１不純物領域と、第１導電型の第２不純物領域とを備え
ている。半導体基板は、主表面を有している。電荷蓄積
電極層は、半導体基板の主表面上に第１の絶縁膜を介在
して形成されている。制御電極層は、電荷蓄積電極層上
に第２の絶縁膜を介在して形成されている。１対のソー
ス／ドレイン領域は、電荷蓄積電極層の下に位置する半
導体基板の領域を挟むように半導体基板の主表面に形成
されている。ドレイン領域は、電荷蓄積電極層真下に位
置する半導体基板の領域にまで延在している。第１不純
物領域は、ドレイン領域の周囲を覆い、かつ半導体基板
の不純物濃度よりも高い不純物濃度を有している。第２
不純物領域は、ソース領域および第１不純物領域と接す
るように電荷蓄積電極層下の半導体基板の領域に形成さ
れ、かつ半導体基板の不純物濃度より高く第１不純物領
域の不純物濃度より低い不純物濃度を有している。第２
不純物領域の深さはソース領域またはドレイン領域の深
さよりも浅い。
【００５４】 本発明のさらに他の局面に従う不揮発性
半導体記憶装置では、上記のさらに他の局面と同様、ド
レイン領域を覆うように、逆導電型の第１不純物領域が
半導体基板より高い不純物濃度を有しているため、低電
圧動作素子、単一電源化素子に有利な構造とすることが
できる。またソース領域とドレイン領域との間の半導体
基板の主表面に半導体基板の不純物濃度より高い第１導
電型の第２不純物領域が設けられているため、オフ耐圧
から見た限界ゲート長を短く抑えることができ、微細な
デバイスファブリケーションに対し有利な構造といえ
る。また、ソース領域とドレイン領域との間の半導体基
板の主表面には第２不純物領域以外に第２不純物領域よ
りも不純物濃度の高い第１不純物領域が設けられている
ため、より一層パンチスルーを防止することができる。
また、第１および第２不純物領域の不純物濃度を適当に
組合せることにより、限界ゲート長や書込能力を保ちつ
つしきい値電圧を制御することが可能となり、また拡散
領域と基板との間のリーク電流を増やすことなく書込能
力を向上させることができる。また、第２不純物領域が
ソース／ドレイン領域よりも浅く形成されているため、
基板電位のふらつきによるしきい値電圧の変動を抑制す
ることができる。このため、たとえばオープン状態で電
位を固定しない端子の電位のふらつきを低減することが
できる。
半導体記憶装置では、上記のさらに他の局面と同様、ド
レイン領域を覆うように、逆導電型の第１不純物領域が
半導体基板より高い不純物濃度を有しているため、低電
圧動作素子、単一電源化素子に有利な構造とすることが
できる。またソース領域とドレイン領域との間の半導体
基板の主表面に半導体基板の不純物濃度より高い第１導
電型の第２不純物領域が設けられているため、オフ耐圧
から見た限界ゲート長を短く抑えることができ、微細な
デバイスファブリケーションに対し有利な構造といえ
る。また、ソース領域とドレイン領域との間の半導体基
板の主表面には第２不純物領域以外に第２不純物領域よ
りも不純物濃度の高い第１不純物領域が設けられている
ため、より一層パンチスルーを防止することができる。
また、第１および第２不純物領域の不純物濃度を適当に
組合せることにより、限界ゲート長や書込能力を保ちつ
つしきい値電圧を制御することが可能となり、また拡散
領域と基板との間のリーク電流を増やすことなく書込能
力を向上させることができる。また、第２不純物領域が
ソース／ドレイン領域よりも浅く形成されているため、
基板電位のふらつきによるしきい値電圧の変動を抑制す
ることができる。このため、たとえばオープン状態で電
位を固定しない端子の電位のふらつきを低減することが
できる。
【００５５】
【００５６】
【００５７】
【００５８】 本発明のさらに他の局面に従う不揮発性
半導体記憶装置は、データを電気的に消去および書込可
能な不揮発性半導体記憶装置であって、第１導電型の半
導体基板と、電荷蓄積電極層と、制御電極層と、第２導
電型の１対のソース／ドレイン領域と、第１導電型の第
１不純物領域と、第１導電型の第２不純物領域と、第２
導電型の第３不純物領域とを備えている。半導体基板
は、主表面を有している。電荷蓄積電極層は、半導体基
板の主表面上に第１の絶縁膜を介在して形成されてい
る。制御電極層は、電荷蓄積電極層上に第２の絶縁膜を
介在して形成されている。１対のソース／ドレイン領域
は、電荷蓄積電極層の下に位置する半導体基板の領域を
挟むように半導体基板の主表面に形成されている。ドレ
イン領域は、電荷蓄積電極層真下に位置する半導体基板
の領域にまで延在している。第１不純物領域は、ドレイ
ン領域の周囲を覆い、かつ半導体基板の不純物濃度より
も高い不純物濃度を有している。第２不純物領域は、ソ
ース領域および第１不純物領域と接するように電荷蓄積
電極層下の半導体基板の領域に形成され、かつ半導体基
板の不純物濃度より高く第１不純物領域の不純物濃度よ
り低い不純物濃度を有している。第３不純物領域は、ド
レイン領域と第１不純物領域との間に形成され、ドレイ
ン領域よりも低い不純物濃度を有している。
半導体記憶装置は、データを電気的に消去および書込可
能な不揮発性半導体記憶装置であって、第１導電型の半
導体基板と、電荷蓄積電極層と、制御電極層と、第２導
電型の１対のソース／ドレイン領域と、第１導電型の第
１不純物領域と、第１導電型の第２不純物領域と、第２
導電型の第３不純物領域とを備えている。半導体基板
は、主表面を有している。電荷蓄積電極層は、半導体基
板の主表面上に第１の絶縁膜を介在して形成されてい
る。制御電極層は、電荷蓄積電極層上に第２の絶縁膜を
介在して形成されている。１対のソース／ドレイン領域
は、電荷蓄積電極層の下に位置する半導体基板の領域を
挟むように半導体基板の主表面に形成されている。ドレ
イン領域は、電荷蓄積電極層真下に位置する半導体基板
の領域にまで延在している。第１不純物領域は、ドレイ
ン領域の周囲を覆い、かつ半導体基板の不純物濃度より
も高い不純物濃度を有している。第２不純物領域は、ソ
ース領域および第１不純物領域と接するように電荷蓄積
電極層下の半導体基板の領域に形成され、かつ半導体基
板の不純物濃度より高く第１不純物領域の不純物濃度よ
り低い不純物濃度を有している。第３不純物領域は、ド
レイン領域と第１不純物領域との間に形成され、ドレイ
ン領域よりも低い不純物濃度を有している。
【００５９】 本発明のさらに他の局面に従う不揮発性
半導体記憶装置では、上記のさらに他の局面と同様、ド
レイン領域を覆うように、逆導電型の第１不純物領域が
半導体基板より高い不純物濃度を有しているため、低電
圧動作素子、単一電源化素子に有利な構造とすることが
できる。またソース領域とドレイン領域との間の半導体
基板の主表面に半導体基板の不純物濃度より高い第１導
電型の第２不純物領域が設けられているため、オフ耐圧
から見た限界ゲート長を短く抑えることができ、微細な
デバイスファブリケーションに対し有利な構造といえ
る。また、ソース領域とドレイン領域との間の半導体基
板の主表面には第２不純物領域以外に第２不純物領域よ
りも不純物濃度の高い第１不純物領域が設けられている
ため、より一層パンチスルーを防止することができる。
また、第１および第２不純物領域の不純物濃度を適当に
組合せることにより、限界ゲート長や書込能力を保ちつ
つしきい値電圧を制御することが可能となり、また拡散
領域と基板との間のリーク電流を増やすことなく書込能
力を向上させることができる。また、上述した一の局面
と同様、ポケット領域となる第１不純物領域とドレイン
領域との間に、ドレイン領域より低い不純物濃度を有す
る第２導電型の第３不純物領域が設けられているため、
電荷蓄積電極（フローティングゲート電極）への高エネ
ルギー電子の到達確率が高くでき、ゲート電流を増やす
ことができるとともに、書込能力を向上させることがで
き、かつ低電圧動作素子、単一電源化素子に有利な構造
とすることができる。
半導体記憶装置では、上記のさらに他の局面と同様、ド
レイン領域を覆うように、逆導電型の第１不純物領域が
半導体基板より高い不純物濃度を有しているため、低電
圧動作素子、単一電源化素子に有利な構造とすることが
できる。またソース領域とドレイン領域との間の半導体
基板の主表面に半導体基板の不純物濃度より高い第１導
電型の第２不純物領域が設けられているため、オフ耐圧
から見た限界ゲート長を短く抑えることができ、微細な
デバイスファブリケーションに対し有利な構造といえ
る。また、ソース領域とドレイン領域との間の半導体基
板の主表面には第２不純物領域以外に第２不純物領域よ
りも不純物濃度の高い第１不純物領域が設けられている
ため、より一層パンチスルーを防止することができる。
また、第１および第２不純物領域の不純物濃度を適当に
組合せることにより、限界ゲート長や書込能力を保ちつ
つしきい値電圧を制御することが可能となり、また拡散
領域と基板との間のリーク電流を増やすことなく書込能
力を向上させることができる。また、上述した一の局面
と同様、ポケット領域となる第１不純物領域とドレイン
領域との間に、ドレイン領域より低い不純物濃度を有す
る第２導電型の第３不純物領域が設けられているため、
電荷蓄積電極（フローティングゲート電極）への高エネ
ルギー電子の到達確率が高くでき、ゲート電流を増やす
ことができるとともに、書込能力を向上させることがで
き、かつ低電圧動作素子、単一電源化素子に有利な構造
とすることができる。
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】本発明の一の局面に従う不揮発性半導体記
憶装置の製造方法は、データを電気的に消去および書込
可能な不揮発性半導体記憶装置の製造方法であって、以
下の工程を備えている。
憶装置の製造方法は、データを電気的に消去および書込
可能な不揮発性半導体記憶装置の製造方法であって、以
下の工程を備えている。
【００６９】まず第１導電型の半導体基板の主表面上に
第１の絶縁膜を介在して電荷蓄積電極層と、電荷蓄積電
極層上に第２の絶縁膜を介在して制御電極層とが形成さ
れる。そして電荷蓄積電極層の下に位置する半導体基板
の領域を挟むように第２導電型の１対のソース／ドレイ
ン領域が半導体基板の主表面に形成される。ドレイン領
域は、電荷蓄積電極層真下に位置する半導体基板の領域
にまで延在するように形成される。そして電荷蓄積電極
層真下に位置する半導体基板の主表面において、ドレイ
ン領域に接するようにドレイン領域の不純物濃度より小
さい不純物濃度を有する第２導電型の第１不純物領域が
形成される。そして電荷蓄積電極層真下に位置する半導
体基板の主表面において、第１不純物領域に接し、かつ
半導体基板の不純物濃度より大きい不純物濃度を有する
第１導電型の第２不純物領域が形成される。
第１の絶縁膜を介在して電荷蓄積電極層と、電荷蓄積電
極層上に第２の絶縁膜を介在して制御電極層とが形成さ
れる。そして電荷蓄積電極層の下に位置する半導体基板
の領域を挟むように第２導電型の１対のソース／ドレイ
ン領域が半導体基板の主表面に形成される。ドレイン領
域は、電荷蓄積電極層真下に位置する半導体基板の領域
にまで延在するように形成される。そして電荷蓄積電極
層真下に位置する半導体基板の主表面において、ドレイ
ン領域に接するようにドレイン領域の不純物濃度より小
さい不純物濃度を有する第２導電型の第１不純物領域が
形成される。そして電荷蓄積電極層真下に位置する半導
体基板の主表面において、第１不純物領域に接し、かつ
半導体基板の不純物濃度より大きい不純物濃度を有する
第１導電型の第２不純物領域が形成される。
【００７０】本発明の一の局面に従う不揮発性半導体記
憶装置の製造方法では、電荷蓄積電極層への高エネルギ
ー電子の注入効率の高い不揮発性半導体記憶装置が得ら
れる。
憶装置の製造方法では、電荷蓄積電極層への高エネルギ
ー電子の注入効率の高い不揮発性半導体記憶装置が得ら
れる。
【００７１】本発明の他の局面に従う不揮発性半導体記
憶装置の製造方法は、データを電気的に消去および書込
可能な不揮発性半導体記憶装置の製造方法であって、以
下の工程を備えている。
憶装置の製造方法は、データを電気的に消去および書込
可能な不揮発性半導体記憶装置の製造方法であって、以
下の工程を備えている。
【００７２】まず第１導電型の半導体基板の主表面上に
第１の絶縁膜を介在して電荷蓄積電極層と、電荷蓄積電
極層上に第２の絶縁膜を介在して制御電極層とが形成さ
れる。そして電荷蓄積電極層の下に位置する半導体基板
の領域を挟むように第２導電型の１対のソース／ドレイ
ン領域が半導体基板の主表面に形成される。このドレイ
ン領域は、電荷蓄積電極層真下に位置する半導体基板の
領域にまで延在するように形成される。そして電荷蓄積
電極層真下に位置する半導体基板の主表面においてドレ
イン領域に接するように、ドレイン領域の不純物濃度よ
り小さい不純物濃度を有する第２導電型の第１不純物領
域が形成される。そしてソース領域および第１不純物領
域と接するように、半導体基板の不純物濃度より大きい
不純物濃度を有する第１導電型の第２不純物領域が、電
荷蓄積電極層真下の半導体基板の領域に形成される。
第１の絶縁膜を介在して電荷蓄積電極層と、電荷蓄積電
極層上に第２の絶縁膜を介在して制御電極層とが形成さ
れる。そして電荷蓄積電極層の下に位置する半導体基板
の領域を挟むように第２導電型の１対のソース／ドレイ
ン領域が半導体基板の主表面に形成される。このドレイ
ン領域は、電荷蓄積電極層真下に位置する半導体基板の
領域にまで延在するように形成される。そして電荷蓄積
電極層真下に位置する半導体基板の主表面においてドレ
イン領域に接するように、ドレイン領域の不純物濃度よ
り小さい不純物濃度を有する第２導電型の第１不純物領
域が形成される。そしてソース領域および第１不純物領
域と接するように、半導体基板の不純物濃度より大きい
不純物濃度を有する第１導電型の第２不純物領域が、電
荷蓄積電極層真下の半導体基板の領域に形成される。
【００７３】本発明の他の局面に従う不揮発性半導体記
憶装置の製造方法では、電荷蓄積電極層への高エネルギ
ー電子の注入効率の高い不揮発性半導体記憶装置を得る
ことができる。
憶装置の製造方法では、電荷蓄積電極層への高エネルギ
ー電子の注入効率の高い不揮発性半導体記憶装置を得る
ことができる。
【００７４】本発明のさらに他の局面に従う不揮発性半
導体記憶装置の製造方法は、データを電気的に消去およ
び書込可能な不揮発性半導体記憶装置の製造方法であっ
て、以下の工程を備えている。
導体記憶装置の製造方法は、データを電気的に消去およ
び書込可能な不揮発性半導体記憶装置の製造方法であっ
て、以下の工程を備えている。
【００７５】第１導電型の半導体基板の主表面上に第１
の絶縁膜を介在して電荷蓄積電極層と、電荷蓄積電極層
上に第２の絶縁膜を介在して制御電極層とが形成され
る。そして電荷蓄積電極層の下に位置する半導体基板の
領域を挟むように第２導電型の１対のソース／ドレイン
領域が半導体基板の主表面に形成される。このドレイン
領域は、電荷蓄積電極層真下に位置する半導体基板の領
域にまで延在するように、かつ１×１０20ｃｍ-3以上の
濃度で不純物を有するように形成される。そしてドレイ
ン領域に接しながらドレイン領域の周囲を覆うように、
かつ半導体基板の不純物濃度よりも大きい不純物濃度を
有するように第１導電型の第１不純物領域が形成され
る。そしてソース領域および第１不純物領域と接するよ
うに電荷蓄積電極層真下の半導体基板の領域に、半導体
基板の不純物濃度より大きく第１不純物領域の不純物濃
度より小さい不純物濃度を有する第１導電型の第２不純
物領域が形成される。
の絶縁膜を介在して電荷蓄積電極層と、電荷蓄積電極層
上に第２の絶縁膜を介在して制御電極層とが形成され
る。そして電荷蓄積電極層の下に位置する半導体基板の
領域を挟むように第２導電型の１対のソース／ドレイン
領域が半導体基板の主表面に形成される。このドレイン
領域は、電荷蓄積電極層真下に位置する半導体基板の領
域にまで延在するように、かつ１×１０20ｃｍ-3以上の
濃度で不純物を有するように形成される。そしてドレイ
ン領域に接しながらドレイン領域の周囲を覆うように、
かつ半導体基板の不純物濃度よりも大きい不純物濃度を
有するように第１導電型の第１不純物領域が形成され
る。そしてソース領域および第１不純物領域と接するよ
うに電荷蓄積電極層真下の半導体基板の領域に、半導体
基板の不純物濃度より大きく第１不純物領域の不純物濃
度より小さい不純物濃度を有する第１導電型の第２不純
物領域が形成される。
【００７６】本発明のさらに他の局面に従う不揮発性半
導体記憶装置の製造方法では、電荷蓄積電極層への高エ
ネルギー電子の注入効率の高い不揮発性半導体記憶装置
を得ることができる。
導体記憶装置の製造方法では、電荷蓄積電極層への高エ
ネルギー電子の注入効率の高い不揮発性半導体記憶装置
を得ることができる。
【００７７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００７８】実施の形態１
図１は、本発明の実施の形態１における不揮発性半導体
記憶装置の構成を概略的に示す断面図である。図１を参
照して、フラッシュＥＥＰＲＯＭのメモリトランジスタ
は、ｎ+ ソース拡散領域１２と、ｎ+ ドレイン拡散領域
１３と、絶縁膜３と、フローティングゲート電極４と、
層間絶縁層５と、コントロールゲート電極６とを有して
いる。ｎ+ ソース拡散領域１２とｎ+ ドレイン拡散領域
１３とは、ｐ型シリコン基板１の表面に互いに所定の距
離を隔てて形成されている。フローティングゲート電極
４は、ｎ+ ソース拡散領域１２とｎ+ ドレイン拡散領域
１３とに挟まれる領域上に絶縁膜３を介在して形成され
ている。コントロールゲート電極層６は、フローティン
グゲート電極４上に層間絶縁層５を介在して延在するよ
うに形成されている。
記憶装置の構成を概略的に示す断面図である。図１を参
照して、フラッシュＥＥＰＲＯＭのメモリトランジスタ
は、ｎ+ ソース拡散領域１２と、ｎ+ ドレイン拡散領域
１３と、絶縁膜３と、フローティングゲート電極４と、
層間絶縁層５と、コントロールゲート電極６とを有して
いる。ｎ+ ソース拡散領域１２とｎ+ ドレイン拡散領域
１３とは、ｐ型シリコン基板１の表面に互いに所定の距
離を隔てて形成されている。フローティングゲート電極
４は、ｎ+ ソース拡散領域１２とｎ+ ドレイン拡散領域
１３とに挟まれる領域上に絶縁膜３を介在して形成され
ている。コントロールゲート電極層６は、フローティン
グゲート電極４上に層間絶縁層５を介在して延在するよ
うに形成されている。
【００７９】なおフローティングゲート電極４とコント
ロールゲート電極６との側壁を覆うように側壁絶縁層７
が、たとえばシリコン酸化膜によって形成されている。
ロールゲート電極６との側壁を覆うように側壁絶縁層７
が、たとえばシリコン酸化膜によって形成されている。
【００８０】ｎ+ ソース拡散領域１２とｎ+ ドレイン拡
散領域１３とは、フローティングゲート電極４の真下に
位置するｐ型シリコン基板１の領域にまで延在するよう
に形成されている。ｎ+ ドレイン拡散領域１３に接し、
かつｎ+ ドレイン拡散領域１３を囲むようにｎ型領域
（ＨＤＤ領域）１４が形成されている。ｎ型領域１４に
接し、かつｎ型領域１４を囲むようにｐ+ ポケット領域
１５が形成されている。このｎ型領域１４とｐ+ ポケッ
ト領域１５とは、フローティングゲート電極４の真下に
位置するｐ型シリコン基板１の領域にまで延在するよう
に形成されている。
散領域１３とは、フローティングゲート電極４の真下に
位置するｐ型シリコン基板１の領域にまで延在するよう
に形成されている。ｎ+ ドレイン拡散領域１３に接し、
かつｎ+ ドレイン拡散領域１３を囲むようにｎ型領域
（ＨＤＤ領域）１４が形成されている。ｎ型領域１４に
接し、かつｎ型領域１４を囲むようにｐ+ ポケット領域
１５が形成されている。このｎ型領域１４とｐ+ ポケッ
ト領域１５とは、フローティングゲート電極４の真下に
位置するｐ型シリコン基板１の領域にまで延在するよう
に形成されている。
【００８１】メモリトランジスタ２０を覆うようにｐ型
シリコン基板１上には層間絶縁層８が形成されている。
この層間絶縁層８には、ｎ+ ソース拡散領域１２の一部
表面に達するコンタクトホール９が形成されている。こ
のコンタクトホール９を通じてｎ+ ソース拡散領域１２
と接するように層間絶縁層８上にチタン合金膜１０とア
ルミニウム合金配線層１１とが積層して形成されてい
る。
シリコン基板１上には層間絶縁層８が形成されている。
この層間絶縁層８には、ｎ+ ソース拡散領域１２の一部
表面に達するコンタクトホール９が形成されている。こ
のコンタクトホール９を通じてｎ+ ソース拡散領域１２
と接するように層間絶縁層８上にチタン合金膜１０とア
ルミニウム合金配線層１１とが積層して形成されてい
る。
【００８２】絶縁膜３はたとえばシリコン酸化膜よりな
り、１００Å程度の厚みを有している。フローティング
ゲート電極４は、たとえばドープトポリシリコンによっ
て形成されており、その厚みは１０００Å程度である。
層間絶縁層５は、たとえばシリコン酸化膜とシリコン窒
化膜との複合膜によって形成されており、その全体の厚
みは２００Å程度である。コントロールゲート電極６
は、たとえばドープトポリシリコンによって形成されて
おり、その厚みは２５００Å程度である。層間絶縁層８
は、たとえばＰＳＧ膜やＢＰＳＧ膜と不純物が導入され
ていないシリコン酸化膜との積層膜によって形成されて
おり、その全体の厚みは５０００〜１５０００Å程度で
ある。コンタクトホール９の開口寸法は、たとえば０．
６〜１．５μｍ程度である。チタン合金膜１０は、たと
えば５００Å程度の厚みで形成されており、アルミニウ
ム合金配線層１１は、たとえば１００００Å程度の厚み
で形成されている。このチタン合金膜１０とアルミニウ
ム合金配線層１１とによってビット線が構成されてい
る。
り、１００Å程度の厚みを有している。フローティング
ゲート電極４は、たとえばドープトポリシリコンによっ
て形成されており、その厚みは１０００Å程度である。
層間絶縁層５は、たとえばシリコン酸化膜とシリコン窒
化膜との複合膜によって形成されており、その全体の厚
みは２００Å程度である。コントロールゲート電極６
は、たとえばドープトポリシリコンによって形成されて
おり、その厚みは２５００Å程度である。層間絶縁層８
は、たとえばＰＳＧ膜やＢＰＳＧ膜と不純物が導入され
ていないシリコン酸化膜との積層膜によって形成されて
おり、その全体の厚みは５０００〜１５０００Å程度で
ある。コンタクトホール９の開口寸法は、たとえば０．
６〜１．５μｍ程度である。チタン合金膜１０は、たと
えば５００Å程度の厚みで形成されており、アルミニウ
ム合金配線層１１は、たとえば１００００Å程度の厚み
で形成されている。このチタン合金膜１０とアルミニウ
ム合金配線層１１とによってビット線が構成されてい
る。
【００８３】ｎ型領域１４の不純物濃度は、電界緩和層
として用いられるＬＤＤ領域に比べ十分濃くなくてはな
らず、かつｎ+ ドレイン拡散領域１３より低くなくては
ならない。またｐ+ ポケット領域１５の不純物濃度は、
ｐ型シリコン基板１よりも濃くなくてはならない。
として用いられるＬＤＤ領域に比べ十分濃くなくてはな
らず、かつｎ+ ドレイン拡散領域１３より低くなくては
ならない。またｐ+ ポケット領域１５の不純物濃度は、
ｐ型シリコン基板１よりも濃くなくてはならない。
【００８４】ここでｎ+ ソース拡散領域１２は５×１０
20ｃｍ-3、ｎ+ ドレイン拡散領域１３は１×１０21ｃｍ
-3、ｎ型領域１４は１×１０20ｃｍ-3、ｐ+ ポケット領
域１５は１×１０19ｃｍ-3の不純物濃度を各々有してい
る。
20ｃｍ-3、ｎ+ ドレイン拡散領域１３は１×１０21ｃｍ
-3、ｎ型領域１４は１×１０20ｃｍ-3、ｐ+ ポケット領
域１５は１×１０19ｃｍ-3の不純物濃度を各々有してい
る。
【００８５】次に、本実施の形態の不揮発性半導体記憶
装置の製造方法について説明する。図２〜図１４は、本
発明の実施の形態１における不揮発性半導体記憶装置の
製造方法を工程順に示す概略断面図である。まず図２を
参照して、ｐ型シリコン基板１の所定領域にウェル領域
および素子分離酸化膜（図示せず）を形成した後、表面
全面にたとえば１００Å程度の厚みを有するシリコン酸
化膜よりなる絶縁膜３ａが形成される。その後、絶縁膜
３ａ上に第１のドープトポリシリコン層４ａが１０００
Å程度の厚みで形成された後、所望の形状にパターニン
グされる。そしてその第１のドープトポリシリコン層４
ａ上に、たとえばシリコン酸化膜とシリコン窒化膜との
複合膜からなる層間絶縁層５ａが２００Å程度の厚みで
形成される。その後、層間絶縁層５ａ上に第２のドープ
トポリシリコン層６ａが２５００Å程度の厚みで形成さ
れる。
装置の製造方法について説明する。図２〜図１４は、本
発明の実施の形態１における不揮発性半導体記憶装置の
製造方法を工程順に示す概略断面図である。まず図２を
参照して、ｐ型シリコン基板１の所定領域にウェル領域
および素子分離酸化膜（図示せず）を形成した後、表面
全面にたとえば１００Å程度の厚みを有するシリコン酸
化膜よりなる絶縁膜３ａが形成される。その後、絶縁膜
３ａ上に第１のドープトポリシリコン層４ａが１０００
Å程度の厚みで形成された後、所望の形状にパターニン
グされる。そしてその第１のドープトポリシリコン層４
ａ上に、たとえばシリコン酸化膜とシリコン窒化膜との
複合膜からなる層間絶縁層５ａが２００Å程度の厚みで
形成される。その後、層間絶縁層５ａ上に第２のドープ
トポリシリコン層６ａが２５００Å程度の厚みで形成さ
れる。
【００８６】図３を参照して、第２のドープトポリシリ
コン層６ａ上の所定の領域に、通常の写真製版技術によ
ってレジストパターン１７が形成される。そのレジスト
パターン１７をマスクとして異方性エッチングを行なう
ことによって、第２のドープトポリシリコン層６ａ、層
間絶縁層５ａ、第１のドープトポリシリコン層４ａおよ
び絶縁膜３ａがパターニングされる。
コン層６ａ上の所定の領域に、通常の写真製版技術によ
ってレジストパターン１７が形成される。そのレジスト
パターン１７をマスクとして異方性エッチングを行なう
ことによって、第２のドープトポリシリコン層６ａ、層
間絶縁層５ａ、第１のドープトポリシリコン層４ａおよ
び絶縁膜３ａがパターニングされる。
【００８７】図４を参照して、上記のパターニングによ
り、ｐ型シリコン基板１上に絶縁膜３を介在してフロー
ティングゲート電極４と、フローティングゲート電極４
上に層間絶縁層５を介在してコントロールゲート電極６
とが形成される。この後、レジストパターン１７が除去
される。
り、ｐ型シリコン基板１上に絶縁膜３を介在してフロー
ティングゲート電極４と、フローティングゲート電極４
上に層間絶縁層５を介在してコントロールゲート電極６
とが形成される。この後、レジストパターン１７が除去
される。
【００８８】図５を参照して、メモリトランジスタのド
レイン形成領域上を覆うように、通常の写真製版技術に
よりレジストパターン１８が形成される。このレジスト
パターン１８およびコントロールゲート電極６をマスク
として、ｐ型シリコン基板１の主表面にたとえば砒素
（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程度の条件下
でイオン注入される。これにより、ソース領域１２ａが
形成される。その後、レジストパターン１８が除去され
る。
レイン形成領域上を覆うように、通常の写真製版技術に
よりレジストパターン１８が形成される。このレジスト
パターン１８およびコントロールゲート電極６をマスク
として、ｐ型シリコン基板１の主表面にたとえば砒素
（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程度の条件下
でイオン注入される。これにより、ソース領域１２ａが
形成される。その後、レジストパターン１８が除去され
る。
【００８９】図６を参照して、メモリトランジスタのソ
ース形成領域上を覆うように、通常の写真製版技術によ
りレジストパターン１９が形成される。このレジストパ
ターン１９およびコントロールゲート電極６をマスクと
して、ｐ型シリコン基板１の主表面にたとえば砒素（Ａ
ｓ）が３５ｋｅＶ、１×１０16ｃｍ-2程度の条件下でイ
オン注入される。これにより、ドレイン領域１３ａが形
成される。
ース形成領域上を覆うように、通常の写真製版技術によ
りレジストパターン１９が形成される。このレジストパ
ターン１９およびコントロールゲート電極６をマスクと
して、ｐ型シリコン基板１の主表面にたとえば砒素（Ａ
ｓ）が３５ｋｅＶ、１×１０16ｃｍ-2程度の条件下でイ
オン注入される。これにより、ドレイン領域１３ａが形
成される。
【００９０】図７を参照して、レジストパターン１９お
よびコントロールゲート電極６をマスクとして、たとえ
ばリン（Ｐ）が５０ｋｅＶ、１×１０15ｃｍ-2程度の条
件下でイオン注入される。これにより、ドレイン領域１
３ａの下にｎ型領域１４ａが形成される。
よびコントロールゲート電極６をマスクとして、たとえ
ばリン（Ｐ）が５０ｋｅＶ、１×１０15ｃｍ-2程度の条
件下でイオン注入される。これにより、ドレイン領域１
３ａの下にｎ型領域１４ａが形成される。
【００９１】図８を参照して、レジストパターン１９お
よびコントロールゲート電極６をマスクとして、ｐ型シ
リコン基板１の主表面にたとえばボロン（Ｂ）が３５ｋ
ｅＶ、１×１０14ｃｍ-2程度の条件下で斜め回転注入法
によりイオン注入される。これにより、ｎ型領域１４ａ
の下部にポケット領域１５ａが形成される。この後、レ
ジストパターン１９が除去される。
よびコントロールゲート電極６をマスクとして、ｐ型シ
リコン基板１の主表面にたとえばボロン（Ｂ）が３５ｋ
ｅＶ、１×１０14ｃｍ-2程度の条件下で斜め回転注入法
によりイオン注入される。これにより、ｎ型領域１４ａ
の下部にポケット領域１５ａが形成される。この後、レ
ジストパターン１９が除去される。
【００９２】図９を参照して、表面全面に、たとえば２
０００Åの厚みを有するシリコン酸化膜７ａが形成され
る。この後、このシリコン酸化膜７ａに異方性のＲＩＥ
（Reactive Ion Etching）が行なわれる。
０００Åの厚みを有するシリコン酸化膜７ａが形成され
る。この後、このシリコン酸化膜７ａに異方性のＲＩＥ
（Reactive Ion Etching）が行なわれる。
【００９３】図１０を参照して、このエッチングによ
り、フローティングゲート電極４とコントロールゲート
電極６との側壁を覆う側壁絶縁層７が、たとえばシリコ
ン酸化膜により形成される。ここで、側壁絶縁層７の幅
Ｗ1 は２０００Å程度である。すなわち、側壁絶縁層７
の幅Ｗ1 は、シリコン酸化膜７ａ（図９参照）の厚みＴ
1 とほぼ同じ大きさになる。したがって、シリコン酸化
膜７ａ（図９参照）の厚みＴ1 を調整することによっ
て、側壁絶縁層７の幅Ｗ1 を容易に制御することができ
る。
り、フローティングゲート電極４とコントロールゲート
電極６との側壁を覆う側壁絶縁層７が、たとえばシリコ
ン酸化膜により形成される。ここで、側壁絶縁層７の幅
Ｗ1 は２０００Å程度である。すなわち、側壁絶縁層７
の幅Ｗ1 は、シリコン酸化膜７ａ（図９参照）の厚みＴ
1 とほぼ同じ大きさになる。したがって、シリコン酸化
膜７ａ（図９参照）の厚みＴ1 を調整することによっ
て、側壁絶縁層７の幅Ｗ1 を容易に制御することができ
る。
【００９４】図１１を参照して、ＣＶＤ（Chemical Vap
or Deposition ）法などを用いて５０００〜１５０００
Å程度の厚みを有する層間絶縁層８が形成される。この
後、リフロー法により７００〜１０００℃の温度条件下
で熱処理を施すことによって、その表面が平坦化され
る。なお、層間絶縁層８は、たとえばＰＳＧ膜やＢＰＳ
Ｇ膜とシリコン窒化膜と不純物が導入されていないシリ
コン酸化膜との積層膜などによって形成される。また、
このリフロー時に、ソース／ドレイン領域などがドライ
ブ（拡散）されるため、ｎ+ ソース拡散領域１２、ｎ+
ドレイン拡散領域１３、ｐ+ ポケット領域１５およびｎ
型領域１４が形成される。
or Deposition ）法などを用いて５０００〜１５０００
Å程度の厚みを有する層間絶縁層８が形成される。この
後、リフロー法により７００〜１０００℃の温度条件下
で熱処理を施すことによって、その表面が平坦化され
る。なお、層間絶縁層８は、たとえばＰＳＧ膜やＢＰＳ
Ｇ膜とシリコン窒化膜と不純物が導入されていないシリ
コン酸化膜との積層膜などによって形成される。また、
このリフロー時に、ソース／ドレイン領域などがドライ
ブ（拡散）されるため、ｎ+ ソース拡散領域１２、ｎ+
ドレイン拡散領域１３、ｐ+ ポケット領域１５およびｎ
型領域１４が形成される。
【００９５】図１２を参照して、層間絶縁層８に、ｎ+
ソース拡散領域１２に達するコンタクトホール９が、通
常の写真製版技術およびエッチング技術により形成され
る。このコンタクトホールの開口寸法は、０．６〜１．
５μｍ程度である。
ソース拡散領域１２に達するコンタクトホール９が、通
常の写真製版技術およびエッチング技術により形成され
る。このコンタクトホールの開口寸法は、０．６〜１．
５μｍ程度である。
【００９６】図１３を参照して、コンタクトホール９を
通じてｎ+ ソース拡散領域１２と電気的に接続するとと
もに層間絶縁層８上を延在するように５００Å程度の厚
みを有するＴｉＮ膜からなるチタン合金膜１０が形成さ
れる。
通じてｎ+ ソース拡散領域１２と電気的に接続するとと
もに層間絶縁層８上を延在するように５００Å程度の厚
みを有するＴｉＮ膜からなるチタン合金膜１０が形成さ
れる。
【００９７】図１４を参照して、スパッタリング法など
を用いてチタン合金膜１０上に１００００Å程度の厚み
を有するアルミニウム合金膜１１が形成される。そし
て、写真製版技術とドライエッチング技術とを用いて、
チタン合金膜１０とアルミニウム合金膜１１とがパター
ニングされる。これにより、チタン合金膜１０とアルミ
ニウム合金膜１１とからなり、かつソース拡散領域１２
と電気的に接続されたビット線が形成される。
を用いてチタン合金膜１０上に１００００Å程度の厚み
を有するアルミニウム合金膜１１が形成される。そし
て、写真製版技術とドライエッチング技術とを用いて、
チタン合金膜１０とアルミニウム合金膜１１とがパター
ニングされる。これにより、チタン合金膜１０とアルミ
ニウム合金膜１１とからなり、かつソース拡散領域１２
と電気的に接続されたビット線が形成される。
【００９８】本実施の形態における不揮発性半導体記憶
装置では、図１に示すようにドレイン拡散領域１３と接
し、ｎ+ ドレイン拡散領域１３を囲むようにｎ型領域１
４が形成されている。このｎ型領域１４の不純物濃度を
変化させた場合の横方向電界の変化を図１５に示す。図
１５を参照して、ｎ型領域の不純物濃度が通常のＬＤＤ
領域の濃度と同一の場合には、ｎ型領域１４（ここで
は、ＨＤＤ領域として示す）とｐ+ ポケット領域１５と
の間に生ずる横方向電界は、ＨＤＤ領域１４とｎ + ドレ
イン拡散領域１３との間の横方向電界と同程度となる。
装置では、図１に示すようにドレイン拡散領域１３と接
し、ｎ+ ドレイン拡散領域１３を囲むようにｎ型領域１
４が形成されている。このｎ型領域１４の不純物濃度を
変化させた場合の横方向電界の変化を図１５に示す。図
１５を参照して、ｎ型領域の不純物濃度が通常のＬＤＤ
領域の濃度と同一の場合には、ｎ型領域１４（ここで
は、ＨＤＤ領域として示す）とｐ+ ポケット領域１５と
の間に生ずる横方向電界は、ＨＤＤ領域１４とｎ + ドレ
イン拡散領域１３との間の横方向電界と同程度となる。
【００９９】これに対して、ＨＤＤ領域１４の不純物濃
度がＬＤＤ領域より高い場合には、ＨＤＤ領域１４とｐ
+ ポケット領域１５との接合部での横方向電界は、ＨＤ
Ｄ領域１４とｎ+ ドレイン拡散領域１３との接合部に生
ずる横方向電界よりも高くなる。
度がＬＤＤ領域より高い場合には、ＨＤＤ領域１４とｐ
+ ポケット領域１５との接合部での横方向電界は、ＨＤ
Ｄ領域１４とｎ+ ドレイン拡散領域１３との接合部に生
ずる横方向電界よりも高くなる。
【０１００】このようにＨＤＤ領域（ｎ型領域）１４を
設けることにより、図１６に示すようにＨＤＤ領域（ｎ
型領域）を設けない場合と比較して、絶縁膜３の横方向
電界が最大となるポイントをソース拡散領域側へずらす
ことができる。
設けることにより、図１６に示すようにＨＤＤ領域（ｎ
型領域）を設けない場合と比較して、絶縁膜３の横方向
電界が最大となるポイントをソース拡散領域側へずらす
ことができる。
【０１０１】次に、ｎ型領域１４を設けた場合の絶縁膜
３の横方向電界と縦方向電界の変化について以下のシミ
ュレーションを行なった。
３の横方向電界と縦方向電界の変化について以下のシミ
ュレーションを行なった。
【０１０２】まず図１７と図１８とに示すようにｎ型領
域を設けない構造（従来例）と設けた構造（本発明例）
とについて試料を作成した。
域を設けない構造（従来例）と設けた構造（本発明例）
とについて試料を作成した。
【０１０３】なお、図１７に示す従来例の試料は、ゲー
ト４を形成した後、基板１に砒素（Ａｓ）を３５ｋｅ
Ｖ、５×１０14ｃｍ-2の条件で注入してｎ+ ドレイン拡
散領域１３を形成し、ボロン（Ｂ）を５０ｋｅＶ、３×
１０13ｃｍ-2の条件で基板１表面に対して４５°の角度
で斜め回転イオン注入を行なうことによりｐ型ポケット
領域１５を形成して得られた。
ト４を形成した後、基板１に砒素（Ａｓ）を３５ｋｅ
Ｖ、５×１０14ｃｍ-2の条件で注入してｎ+ ドレイン拡
散領域１３を形成し、ボロン（Ｂ）を５０ｋｅＶ、３×
１０13ｃｍ-2の条件で基板１表面に対して４５°の角度
で斜め回転イオン注入を行なうことによりｐ型ポケット
領域１５を形成して得られた。
【０１０４】一方、図１８に示す本発明例の試料は、ゲ
ート４を形成した後、基板１に砒素（Ａｓ）を３５ｋｅ
Ｖ、５×１０14ｃｍ-2の条件で注入してｎ+ ドレイン拡
散領域１３を形成し、リン（Ｐ）を３５ｋｅＶ、１×１
０14ｃｍ-2の条件でイオン注入してｎ型領域１４を形成
し、さらにボロン（Ｂ）を５０ｋｅＶ、３×１０13ｃｍ
-2の条件で基板１表面に対して４５°の角度で斜め回転
イオン注入を行なうことによりｐ型ポケット領域１５を
形成して得られた。
ート４を形成した後、基板１に砒素（Ａｓ）を３５ｋｅ
Ｖ、５×１０14ｃｍ-2の条件で注入してｎ+ ドレイン拡
散領域１３を形成し、リン（Ｐ）を３５ｋｅＶ、１×１
０14ｃｍ-2の条件でイオン注入してｎ型領域１４を形成
し、さらにボロン（Ｂ）を５０ｋｅＶ、３×１０13ｃｍ
-2の条件で基板１表面に対して４５°の角度で斜め回転
イオン注入を行なうことによりｐ型ポケット領域１５を
形成して得られた。
【０１０５】図１９は、図１７に示す従来例のＡ−Ａ′
線に沿う基板の各位置における不純物濃度を示すグラフ
と、その各位置に対応したゲート絶縁膜の縦方向電界お
よび横方向電界を示すグラフである。また図２０は、図
１８に示す本発明例のＡ−Ａ′線に沿う各位置における
基板の不純物濃度を示すグラフと、その各位置に対応し
たゲート絶縁膜の縦方向電界および横方向電界の変化を
示すグラフである。
線に沿う基板の各位置における不純物濃度を示すグラフ
と、その各位置に対応したゲート絶縁膜の縦方向電界お
よび横方向電界を示すグラフである。また図２０は、図
１８に示す本発明例のＡ−Ａ′線に沿う各位置における
基板の不純物濃度を示すグラフと、その各位置に対応し
たゲート絶縁膜の縦方向電界および横方向電界の変化を
示すグラフである。
【０１０６】また図２１は、図１９と図２０を重ね合わ
せた図である。特に図２１を参照して、太線が本発明例
の試料の横方向および縦方向電界の変化を示す曲線であ
り、細線が従来例の試料の横方向および縦方向電界の変
化を示す曲線である。この図から、図１８に示す本発明
例のようにｎ型領域を設けることにより、絶縁膜３の横
方向電界の最大となるポイントがソース拡散領域側へず
れていることがわかる。また横方向電界が最大となるポ
イントがソース拡散領域側へずれることにより、横方向
電界が最大となるポイントにおける縦方向電界の絶対値
が、従来例よりも本発明例の試料の方が小さくなってい
ることもわかる。
せた図である。特に図２１を参照して、太線が本発明例
の試料の横方向および縦方向電界の変化を示す曲線であ
り、細線が従来例の試料の横方向および縦方向電界の変
化を示す曲線である。この図から、図１８に示す本発明
例のようにｎ型領域を設けることにより、絶縁膜３の横
方向電界の最大となるポイントがソース拡散領域側へず
れていることがわかる。また横方向電界が最大となるポ
イントがソース拡散領域側へずれることにより、横方向
電界が最大となるポイントにおける縦方向電界の絶対値
が、従来例よりも本発明例の試料の方が小さくなってい
ることもわかる。
【０１０７】また図１７と図１８とに示す各試料につい
てゲート電圧Ｖｇを変化させた場合の注入効率（Ｉｇ／
Ｉｓ）を計算した結果を図２２に示す。図２２を参照し
て、従来例の構造（△）に比べ、本発明例の構造（〇）
は注入効率（Ｉｇ／Ｉｓ）においてかなり有利であるこ
とがわかる。
てゲート電圧Ｖｇを変化させた場合の注入効率（Ｉｇ／
Ｉｓ）を計算した結果を図２２に示す。図２２を参照し
て、従来例の構造（△）に比べ、本発明例の構造（〇）
は注入効率（Ｉｇ／Ｉｓ）においてかなり有利であるこ
とがわかる。
【０１０８】以上のシミュレーション結果より、図１に
示すようにｎ型領域１４を設けることにより、絶縁膜３
の横方向電界の最大となるポイントをずらすことがで
き、それによって横方向電界が最大となるポイントでの
縦方向電界を弱めることができる。したがって、絶縁膜
３中の電子がｐ型シリコン基板１側へ押し戻される力が
弱くなるとともに、電子の越えるべき絶縁膜３の障壁が
低くなる。このため、フローティングゲート電極４への
高エネルギー電子の到達確率が高くなり、ゲート電流が
増加する。
示すようにｎ型領域１４を設けることにより、絶縁膜３
の横方向電界の最大となるポイントをずらすことがで
き、それによって横方向電界が最大となるポイントでの
縦方向電界を弱めることができる。したがって、絶縁膜
３中の電子がｐ型シリコン基板１側へ押し戻される力が
弱くなるとともに、電子の越えるべき絶縁膜３の障壁が
低くなる。このため、フローティングゲート電極４への
高エネルギー電子の到達確率が高くなり、ゲート電流が
増加する。
【０１０９】また、図１に示す本実施の形態では、ｎ型
領域１４を設けたことにより、ｐ+ポケット領域１５の
不純物濃度を増やすことなくゲート電流を増やすことが
できる。このため、図２３に示すように拡散領域と基板
との間のリーク電流を抑制でき、書込能力を向上させる
ことができる。
領域１４を設けたことにより、ｐ+ポケット領域１５の
不純物濃度を増やすことなくゲート電流を増やすことが
できる。このため、図２３に示すように拡散領域と基板
との間のリーク電流を抑制でき、書込能力を向上させる
ことができる。
【０１１０】また、この構造では、注入効率の改善によ
りゲート電流を増加させるため、印加電圧を上げること
なく書込能力を改善することができる。一方、この構造
を用いて書込能力を保持した動作を考えると、印加電圧
を低く抑えることが可能となる。したがって、この構造
は低電圧動作素子、単一電源化素子に有利な構造といえ
る。
りゲート電流を増加させるため、印加電圧を上げること
なく書込能力を改善することができる。一方、この構造
を用いて書込能力を保持した動作を考えると、印加電圧
を低く抑えることが可能となる。したがって、この構造
は低電圧動作素子、単一電源化素子に有利な構造といえ
る。
【０１１１】次に、図１に示す構造を、Y. Ohshima et
al.,“PROCESS AND DEVICE TECHNOLOGIES FOR 16Mbit E
PROMs WITH LARGE-TILT-ANGLE IMPLANTED P-POCKET CEL
L ”, IEDM 90-95, pp. 5. 2. 1-5. 2. 2 に示された通
常のＬＤＤ構造を有するメモリトランジスタの構造と比
較する。
al.,“PROCESS AND DEVICE TECHNOLOGIES FOR 16Mbit E
PROMs WITH LARGE-TILT-ANGLE IMPLANTED P-POCKET CEL
L ”, IEDM 90-95, pp. 5. 2. 1-5. 2. 2 に示された通
常のＬＤＤ構造を有するメモリトランジスタの構造と比
較する。
【０１１２】図２４は、上記文献に示されたメモリトラ
ンジスタの構造を示す概略断面図である。図２４を参照
して、ｐ型シリコン基板１の表面には、ｎ++ソース領域
１２とｎ型ドレイン領域６１、６３とが所定の距離を隔
てて形成されている。このｎ ++ソース領域１２とｎ型ド
レイン領域６１、６３とに挟まれる領域上に絶縁膜３を
介在してフローティングゲート電極層４と、層間絶縁層
５を介在してコントロールゲート電極６とが形成されて
いる。またｎ++ソース領域１２とｎ型ドレイン領域６
１、６３との各々に接し、かつ各々の領域を取囲むよう
にｐ型のポケット領域１５、１５が設けられている。な
お、表面全面を覆うように絶縁層５１が形成されてい
る。
ンジスタの構造を示す概略断面図である。図２４を参照
して、ｐ型シリコン基板１の表面には、ｎ++ソース領域
１２とｎ型ドレイン領域６１、６３とが所定の距離を隔
てて形成されている。このｎ ++ソース領域１２とｎ型ド
レイン領域６１、６３とに挟まれる領域上に絶縁膜３を
介在してフローティングゲート電極層４と、層間絶縁層
５を介在してコントロールゲート電極６とが形成されて
いる。またｎ++ソース領域１２とｎ型ドレイン領域６
１、６３との各々に接し、かつ各々の領域を取囲むよう
にｐ型のポケット領域１５、１５が設けられている。な
お、表面全面を覆うように絶縁層５１が形成されてい
る。
【０１１３】この構造において、ドレイン領域は、ｎ+
領域６１とｎ++領域６３とからなる通常のＬＤＤ構造を
有している。この通常のＬＤＤ構造においては、ｎ++領
域６３は、フローティングゲート電極４の真下の領域ま
で延びていない。このため、ドレイン端近傍で生ずる高
エネルギー電子はフローティングゲート電極４中へ注入
され難くなる。
領域６１とｎ++領域６３とからなる通常のＬＤＤ構造を
有している。この通常のＬＤＤ構造においては、ｎ++領
域６３は、フローティングゲート電極４の真下の領域ま
で延びていない。このため、ドレイン端近傍で生ずる高
エネルギー電子はフローティングゲート電極４中へ注入
され難くなる。
【０１１４】これに対して図１に示す本実施の形態の構
造では、ｎ型領域１４のみならず、ｎ+ ドレイン拡散領
域１３もがフローティングゲート電極４の真下の領域に
まで延在している。このため、ドレイン端近傍で生ずる
高エネルギー電子は効率よくフローティングゲート電極
４に注入されることになる。
造では、ｎ型領域１４のみならず、ｎ+ ドレイン拡散領
域１３もがフローティングゲート電極４の真下の領域に
まで延在している。このため、ドレイン端近傍で生ずる
高エネルギー電子は効率よくフローティングゲート電極
４に注入されることになる。
【０１１５】なお、このような通常のＬＤＤ構造は、特
開平２−１２９９６８号公報、特開平６−１７７３９９
号公報、特開平２−３７２号公報、特開平３−７２６８
２号公報などにも示されている。
開平２−１２９９６８号公報、特開平６−１７７３９９
号公報、特開平２−３７２号公報、特開平３−７２６８
２号公報などにも示されている。
【０１１６】実施の形態２
図２５は、本発明の実施の形態２における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。図２５
を参照して、本実施の形態の構成は、図１に示す実施の
形態１の構成と比較して、ｐ+ ポケット領域１５がな
く、ｐ型不純物領域１６が設けられている点で異なる。
このｐ型不純物領域１６は、ｎ型領域１４の周囲を覆う
のみならず、チャネル領域２およびｎ+ ソース拡散領域
１２を覆うように設けられている。このｐ型不純物領域
１６の不純物濃度はたとえば５×１０18ｃｍ-3である。
体記憶装置の構成を概略的に示す断面図である。図２５
を参照して、本実施の形態の構成は、図１に示す実施の
形態１の構成と比較して、ｐ+ ポケット領域１５がな
く、ｐ型不純物領域１６が設けられている点で異なる。
このｐ型不純物領域１６は、ｎ型領域１４の周囲を覆う
のみならず、チャネル領域２およびｎ+ ソース拡散領域
１２を覆うように設けられている。このｐ型不純物領域
１６の不純物濃度はたとえば５×１０18ｃｍ-3である。
【０１１７】なお、これ以外の構成については、実施の
形態１とほぼ同様であるため、同一の部材については同
一の符号を付し、その説明を省略する。
形態１とほぼ同様であるため、同一の部材については同
一の符号を付し、その説明を省略する。
【０１１８】次に、本実施の形態の不揮発性半導体記憶
装置の製造方法について説明する。図２６〜図３０は、
本発明の実施の形態２における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。まず図２
６を参照して、ｐ型シリコン基板１の所定領域にウェル
領域および素子分離酸化膜（図示せず）が形成される。
この後、ｐ型シリコン基板１の主表面にたとえばボロン
（Ｂ）が５０ｋｅＶ、５×１０13ｃｍ-2程度の条件下で
イオン注入される。これにより、ｐ型シリコン基板１の
所定深さ位置にチャネルドープ領域１６ａが形成され
る。
装置の製造方法について説明する。図２６〜図３０は、
本発明の実施の形態２における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。まず図２
６を参照して、ｐ型シリコン基板１の所定領域にウェル
領域および素子分離酸化膜（図示せず）が形成される。
この後、ｐ型シリコン基板１の主表面にたとえばボロン
（Ｂ）が５０ｋｅＶ、５×１０13ｃｍ-2程度の条件下で
イオン注入される。これにより、ｐ型シリコン基板１の
所定深さ位置にチャネルドープ領域１６ａが形成され
る。
【０１１９】その後、表面全面にたとえば１００Å程度
の厚みを有するシリコン酸化膜からなる絶縁膜３ａが形
成される。絶縁膜３ａ上に第１のドープトポリシリコン
層４ａがたとえば１０００Å程度の厚みで形成される。
そしてその第１のドープトポリシリコン層４ａ上にたと
えばシリコン酸化膜とシリコン窒化膜との複合膜からな
る層間絶縁層５ａが２００Å程度の厚みで形成される。
その後、層間絶縁層４ａ上に第２のドープトポリシリコ
ン層５ａが、たとえば２５００Å程度の厚みで形成され
る。
の厚みを有するシリコン酸化膜からなる絶縁膜３ａが形
成される。絶縁膜３ａ上に第１のドープトポリシリコン
層４ａがたとえば１０００Å程度の厚みで形成される。
そしてその第１のドープトポリシリコン層４ａ上にたと
えばシリコン酸化膜とシリコン窒化膜との複合膜からな
る層間絶縁層５ａが２００Å程度の厚みで形成される。
その後、層間絶縁層４ａ上に第２のドープトポリシリコ
ン層５ａが、たとえば２５００Å程度の厚みで形成され
る。
【０１２０】この後、本実施の形態の製造方法は、図３
と図４とに示す実施の形態１と同様の工程を経る。
と図４とに示す実施の形態１と同様の工程を経る。
【０１２１】次に図２７を参照して、メモリトランジス
タのドレイン形成領域上を覆うように、通常の写真製版
技術によりレジストパターン１８が形成される。このレ
ジストパターン１８およびコントロールゲート電極６を
マスクとしてｐ型シリコン基板１の主表面に砒素（Ａ
ｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程度の条件下でイ
オン注入される。これにより、ｐ型シリコン基板１にソ
ース領域１２ａが形成される。この後、レジストパター
ン１８が除去される。
タのドレイン形成領域上を覆うように、通常の写真製版
技術によりレジストパターン１８が形成される。このレ
ジストパターン１８およびコントロールゲート電極６を
マスクとしてｐ型シリコン基板１の主表面に砒素（Ａ
ｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程度の条件下でイ
オン注入される。これにより、ｐ型シリコン基板１にソ
ース領域１２ａが形成される。この後、レジストパター
ン１８が除去される。
【０１２２】図２８を参照して、メモリトランジスタの
ソース形成領域上を覆うように、通常の写真製版技術に
よりレジストパターン１９が形成される。このレジスト
パターン１９およびコントロールゲート電極６をマスク
としてｐ型シリコン基板１の主表面に砒素（Ａｓ）が３
５ｋｅＶ、１×１０16ｃｍ-2程度の条件下でイオン注入
される。これにより、ｐ型シリコン基板１には、チャネ
ルドープ領域１６ａの上方にドレイン領域１３ａが形成
される。
ソース形成領域上を覆うように、通常の写真製版技術に
よりレジストパターン１９が形成される。このレジスト
パターン１９およびコントロールゲート電極６をマスク
としてｐ型シリコン基板１の主表面に砒素（Ａｓ）が３
５ｋｅＶ、１×１０16ｃｍ-2程度の条件下でイオン注入
される。これにより、ｐ型シリコン基板１には、チャネ
ルドープ領域１６ａの上方にドレイン領域１３ａが形成
される。
【０１２３】図２９を参照して、レジストパターン１９
およびコントロールゲート電極６をマスクとしてｐ型シ
リコン基板１の主表面にリン（Ｐ）が３５ｋｅＶ、５×
１０ 15ｃｍ-2程度の条件下でイオン注入される。これに
より、チャネルドープ領域１６ａとドレイン領域１３ａ
との間にｎ型領域１４ａが形成される。
およびコントロールゲート電極６をマスクとしてｐ型シ
リコン基板１の主表面にリン（Ｐ）が３５ｋｅＶ、５×
１０ 15ｃｍ-2程度の条件下でイオン注入される。これに
より、チャネルドープ領域１６ａとドレイン領域１３ａ
との間にｎ型領域１４ａが形成される。
【０１２４】この後、図８〜図１４に示す実施の形態１
と同様の工程を経ることにより図３０に示す不揮発性半
導体記憶装置が完成する。
と同様の工程を経ることにより図３０に示す不揮発性半
導体記憶装置が完成する。
【０１２５】本実施の形態における不揮発性半導体記憶
装置では、実施の形態１と同様、ｎ + ドレイン拡散領域
１３を覆うようにｎ型領域１４が設けられている。この
ため、実施の形態１と同様、フローティングゲート電極
４への高エネルギー電子の注入効率が高くなり、ゲート
電流を増やすことができる。また、拡散領域と基板との
間でのリーク電流を抑制することができる。また、実施
の形態１と同様、低電圧動作素子、単一電源化素子に有
利な構造といえる。
装置では、実施の形態１と同様、ｎ + ドレイン拡散領域
１３を覆うようにｎ型領域１４が設けられている。この
ため、実施の形態１と同様、フローティングゲート電極
４への高エネルギー電子の注入効率が高くなり、ゲート
電流を増やすことができる。また、拡散領域と基板との
間でのリーク電流を抑制することができる。また、実施
の形態１と同様、低電圧動作素子、単一電源化素子に有
利な構造といえる。
【０１２６】加えてこの構造では、ｐ+ 不純物領域１６
が、ｎ型領域１４のみならず、チャネル領域２およびｎ
+ ソース拡散領域１２を覆うように形成されている。こ
のため、パンチスルーは生じにくくなり、オフ耐圧から
見た限界ゲート長を短くすることができる。つまり、本
実施の形態における構成は、微細なデバイスファブリケ
ーションに対し有利な構造といえる。
が、ｎ型領域１４のみならず、チャネル領域２およびｎ
+ ソース拡散領域１２を覆うように形成されている。こ
のため、パンチスルーは生じにくくなり、オフ耐圧から
見た限界ゲート長を短くすることができる。つまり、本
実施の形態における構成は、微細なデバイスファブリケ
ーションに対し有利な構造といえる。
【０１２７】実施の形態３
図３１は、本発明の実施の形態３における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。図３１
を参照して、本実施の形態の構成は、図１に示す実施の
形態１と比較して、ｎ型領域１４がなく、かつｐ型不純
物領域１６が設けられている点で異なる。ｎ型領域１４
が設けられていないため、ｐ++ポケット領域１５が、ｎ
+ ドレイン拡散領域１３と接し、かつその周囲を覆って
いる。またｐ+ 不純物領域１６は、ｐ+ ポケット領域１
５と接し、その周囲を覆うとともに、チャネル領域２お
よびｎ+ ソース領域１２を覆っている。
体記憶装置の構成を概略的に示す断面図である。図３１
を参照して、本実施の形態の構成は、図１に示す実施の
形態１と比較して、ｎ型領域１４がなく、かつｐ型不純
物領域１６が設けられている点で異なる。ｎ型領域１４
が設けられていないため、ｐ++ポケット領域１５が、ｎ
+ ドレイン拡散領域１３と接し、かつその周囲を覆って
いる。またｐ+ 不純物領域１６は、ｐ+ ポケット領域１
５と接し、その周囲を覆うとともに、チャネル領域２お
よびｎ+ ソース領域１２を覆っている。
【０１２８】ｐ+ 不純物領域１６は、ｐ型シリコン基板
１の不純物濃度より大きい不純物濃度を有し、ｐ++ポケ
ット領域１５より小さい不純物濃度を有している。
１の不純物濃度より大きい不純物濃度を有し、ｐ++ポケ
ット領域１５より小さい不純物濃度を有している。
【０１２９】また、ｎ+ ドレイン拡散領域１３とｎ+ ソ
ース拡散領域１２とは、１×１０20ｃｍ-3以上の不純物
濃度を有している。
ース拡散領域１２とは、１×１０20ｃｍ-3以上の不純物
濃度を有している。
【０１３０】なお、これ以外の構成については、実施の
形態１とほぼ同様であるため、同一の部材については同
一の符号を付し、その説明を省略する。
形態１とほぼ同様であるため、同一の部材については同
一の符号を付し、その説明を省略する。
【０１３１】次に、本実施の形態の不揮発性半導体記憶
装置の製造方法について説明する。図３２〜図３６は、
本発明の実施の形態３における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。まず図３
２を参照して、ｐ型シリコン基板１の所定領域にウェル
領域および素子分離酸化膜（図示せず）が形成される。
この後、ｐ型シリコン基板１の主表面にボロン（Ｂ）が
５０ｋｅＶ、５×１０13ｃｍ-2程度の条件下でイオン注
入される。これにより、ｐ型シリコン基板１の所定深さ
位置にチャネルドープ領域１６ａが形成される。この
後、全面に１００Å程度の厚みを有するシリコン酸化膜
よりなる絶縁膜３ａが形成される。絶縁膜３ａ上に第１
のドープトポリシリコン層４ａがたとえば１０００Å程
度の厚みで形成される。その第１のドープトポリシリコ
ン層４ａ上にたとえばシリコン酸化膜とシリコン窒化膜
との複合膜からなる層間絶縁層５ａが２００Å程度の厚
みで形成される。層間絶縁層４ａ上に第２のドープトポ
リシリコン層５ａが、たとえば２５００Å程度の厚みで
形成される。
装置の製造方法について説明する。図３２〜図３６は、
本発明の実施の形態３における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。まず図３
２を参照して、ｐ型シリコン基板１の所定領域にウェル
領域および素子分離酸化膜（図示せず）が形成される。
この後、ｐ型シリコン基板１の主表面にボロン（Ｂ）が
５０ｋｅＶ、５×１０13ｃｍ-2程度の条件下でイオン注
入される。これにより、ｐ型シリコン基板１の所定深さ
位置にチャネルドープ領域１６ａが形成される。この
後、全面に１００Å程度の厚みを有するシリコン酸化膜
よりなる絶縁膜３ａが形成される。絶縁膜３ａ上に第１
のドープトポリシリコン層４ａがたとえば１０００Å程
度の厚みで形成される。その第１のドープトポリシリコ
ン層４ａ上にたとえばシリコン酸化膜とシリコン窒化膜
との複合膜からなる層間絶縁層５ａが２００Å程度の厚
みで形成される。層間絶縁層４ａ上に第２のドープトポ
リシリコン層５ａが、たとえば２５００Å程度の厚みで
形成される。
【０１３２】この後、本実施の形態の製造方法は、図３
と図４とに示す実施の形態１と同様の工程を経る。
と図４とに示す実施の形態１と同様の工程を経る。
【０１３３】その後、図３３を参照して、メモリトラン
ジスタのドレイン形成領域上を覆うように、通常の写真
製版技術によりレジストパターン１８が形成される。こ
のレジストパターン１８およびコントロールゲート電極
６をマスクとしてｐ型シリコン基板１の主表面に砒素
（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程度の条件下
でイオン注入される。これにより、ソース拡散領域１２
ａが形成される。この後、レジストパターン１８が除去
される。
ジスタのドレイン形成領域上を覆うように、通常の写真
製版技術によりレジストパターン１８が形成される。こ
のレジストパターン１８およびコントロールゲート電極
６をマスクとしてｐ型シリコン基板１の主表面に砒素
（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程度の条件下
でイオン注入される。これにより、ソース拡散領域１２
ａが形成される。この後、レジストパターン１８が除去
される。
【０１３４】図３４を参照して、メモリトランジスタの
ソース形成領域上を覆うように、通常の写真製版技術に
よりレジストパターン１９が形成される。このレジスト
パターン１９およびコントロールゲート電極６をマスク
としてｐ型シリコン基板１の主表面に砒素（Ａｓ）が３
５ｋｅＶ、１×１０16ｃｍ-2程度の条件下でイオン注入
される。これにより、ｐ型シリコン基板１内においてチ
ャネルドープ領域１６ａの上方にドレイン領域１３ａが
形成される。
ソース形成領域上を覆うように、通常の写真製版技術に
よりレジストパターン１９が形成される。このレジスト
パターン１９およびコントロールゲート電極６をマスク
としてｐ型シリコン基板１の主表面に砒素（Ａｓ）が３
５ｋｅＶ、１×１０16ｃｍ-2程度の条件下でイオン注入
される。これにより、ｐ型シリコン基板１内においてチ
ャネルドープ領域１６ａの上方にドレイン領域１３ａが
形成される。
【０１３５】図３５を参照して、レジストパターン１９
およびコントロールゲート電極６をマスクとしてｐ型シ
リコン基板１の主表面にボロン（Ｂ）が３５ｋｅＶ、５
×１０13ｃｍ-2程度の条件下で４５°の斜め回転注入さ
れる。これにより、チャネルドープ領域１６ａとドレイ
ン領域１３ａとの間にｐ型ポケット領域１５ａが形成さ
れる。
およびコントロールゲート電極６をマスクとしてｐ型シ
リコン基板１の主表面にボロン（Ｂ）が３５ｋｅＶ、５
×１０13ｃｍ-2程度の条件下で４５°の斜め回転注入さ
れる。これにより、チャネルドープ領域１６ａとドレイ
ン領域１３ａとの間にｐ型ポケット領域１５ａが形成さ
れる。
【０１３６】この後、図９〜図１４に示す実施の形態１
と同様の工程を経ることにより図３６に示す不揮発性半
導体記憶装置が完成する。
と同様の工程を経ることにより図３６に示す不揮発性半
導体記憶装置が完成する。
【０１３７】本実施の形態における不揮発性半導体記憶
装置では、バルク内における縦方向電界を上昇させるこ
とにより注入効率を改善し、ゲート電流を増加させてい
る。以下、そのことについて詳細に説明する。
装置では、バルク内における縦方向電界を上昇させるこ
とにより注入効率を改善し、ゲート電流を増加させてい
る。以下、そのことについて詳細に説明する。
【０１３８】まず上記の説明をする前にポアッソンの式
（Poisson's Equation）を導出する。
（Poisson's Equation）を導出する。
【０１３９】プラス電荷が１つあると、必ずマイナス電
荷が１つペアで存在する。そして１つのペアに対しては
プラスからマイナスへ向かう電気力線が必ず１本だけ存
在する。このため、図３７に示すようにある空間を限定
すると（たとえば直方体）、その空間から出てくる電気
力線の総和は、空間内にペアがいない電荷の総和と等し
くなる。たとえば、空間内にペアがいない電荷は５個で
あるため、空間外に出る電気力線の総数は５本となる。
荷が１つペアで存在する。そして１つのペアに対しては
プラスからマイナスへ向かう電気力線が必ず１本だけ存
在する。このため、図３７に示すようにある空間を限定
すると（たとえば直方体）、その空間から出てくる電気
力線の総和は、空間内にペアがいない電荷の総和と等し
くなる。たとえば、空間内にペアがいない電荷は５個で
あるため、空間外に出る電気力線の総数は５本となる。
【０１４０】ここで、単位面積当りの電気力線の数をＤ
で表わすと、内部の電荷総和ＱはＤを空間の表面に沿っ
て積分することにより与えられる。これを式で表わすと
以下のようになる。
で表わすと、内部の電荷総和ＱはＤを空間の表面に沿っ
て積分することにより与えられる。これを式で表わすと
以下のようになる。
【０１４１】
【数１】
【０１４２】さらに、単位体積当りの不純物濃度をＮａ
とすると、ＱはＮａを直方体内全域にわたって積分する
ことにより以下のように与えられる。
とすると、ＱはＮａを直方体内全域にわたって積分する
ことにより以下のように与えられる。
【０１４３】
【数２】
【０１４４】以上より、ＮａとＤの関係は次のように表
わすことができる。
わすことができる。
【０１４５】
【数３】
【０１４６】一方、電気力線密度（Ｄ）とその場の電界
（Ｅ）とを結びつける乗数として誘電率（ε）が存在す
る。誘電率とは、電界に対し、電気力線を誘発する度合
いを示し、
（Ｅ）とを結びつける乗数として誘電率（ε）が存在す
る。誘電率とは、電界に対し、電気力線を誘発する度合
いを示し、
【０１４７】
【数４】
【０１４８】を満たすように定義される。この関係から
式は次のように書換えることができる。
式は次のように書換えることができる。
【０１４９】
【数５】
【０１５０】さらに、電界Ｅは、電位（ポテンシャル）
の位置微分で定義される量である。
の位置微分で定義される量である。
【０１５１】
【数６】
【０１５２】以上より、ポアッソンの式が以下ののよ
うに導出される。
うに導出される。
【０１５３】
【数７】
【０１５４】なお、電位とポテンシャルは厳密には違う
が、ほぼ同じものと考えて問題ない。
が、ほぼ同じものと考えて問題ない。
【０１５５】図３８に示すＭＯＳ（Metal Oxide Semico
nductor ）トランジスタのＢ−Ｂ′線で示した方向に電
位分布を示すと図３９のようになる。ここでは、ポアッ
ソンの方程式を解くことにより、Ｓｉ中の電位のカーブ
を式で与える。なお、電位はφで表わすこととする。
nductor ）トランジスタのＢ−Ｂ′線で示した方向に電
位分布を示すと図３９のようになる。ここでは、ポアッ
ソンの方程式を解くことにより、Ｓｉ中の電位のカーブ
を式で与える。なお、電位はφで表わすこととする。
【０１５６】
【数８】
【０１５７】を積分すると、
【０１５８】
【数９】
【０１５９】となる。ここで、式の左辺は電界を示
し、電位のカーブの傾きで与えられる量である。図４０
に示すように縦軸をφ、横軸をｘとなるように座標を設
定すると、ｘ＝ｘb のところで傾きが０となる。上式は
この条件を仮定して解いている。
し、電位のカーブの傾きで与えられる量である。図４０
に示すように縦軸をφ、横軸をｘとなるように座標を設
定すると、ｘ＝ｘb のところで傾きが０となる。上式は
この条件を仮定して解いている。
【０１６０】
【数１０】
【０１６１】ここで、式の左辺は電位を示し、図４０
のカーブを与える式である。ここでの仮定はｘ＝０のと
き、φ＝−２φb となることである。ところで、φb は
物理量として与えられる定数であるが、ｘb は変数であ
る。このｘb は、ｘ＝ｘb のときφ＝０を式に代入す
ることにより以下のように計算できる。
のカーブを与える式である。ここでの仮定はｘ＝０のと
き、φ＝−２φb となることである。ところで、φb は
物理量として与えられる定数であるが、ｘb は変数であ
る。このｘb は、ｘ＝ｘb のときφ＝０を式に代入す
ることにより以下のように計算できる。
【０１６２】
【数１１】
【０１６３】以上の式を式に代入することにより所
望のバルク内の電位カーブを以下のように定式化するこ
とができる。
望のバルク内の電位カーブを以下のように定式化するこ
とができる。
【０１６４】
【数１２】
【０１６５】ここで、バルク内の電界Ｅと基板濃度Ｎと
の関係は、式と式とを組合せることにより導出され
る以下の式により与えられる。
の関係は、式と式とを組合せることにより導出され
る以下の式により与えられる。
【０１６６】
【数１３】
【０１６７】この式においてＮは１より十分大きい値で
あるため、基板濃度Ｎが大きいほど、バルク内でのゲー
ト電極方向の電界Ｅが大きくなることは明らかである。
あるため、基板濃度Ｎが大きいほど、バルク内でのゲー
ト電極方向の電界Ｅが大きくなることは明らかである。
【０１６８】以上より、本実施の形態のように、ｐ型シ
リコン基板１より高い不純物濃度を有するｐ+ 不純物領
域１６とｐ++ポケット領域１５とを設けたことにより、
バルク内におけるゲート電極方向の縦方向電界を上昇さ
せることができる。よって、ゲート電流を増加させるこ
とができ、印加電圧を上げることなく書込能力を改善す
ることが可能となる。一方、この構造を用いて書込能力
を保持した動作を考えると、印加電圧は低く抑えること
が可能となる。このことから、本実施の形態の構造は、
低電圧動作素子、単一電源化素子に有利な構造といえ
る。
リコン基板１より高い不純物濃度を有するｐ+ 不純物領
域１６とｐ++ポケット領域１５とを設けたことにより、
バルク内におけるゲート電極方向の縦方向電界を上昇さ
せることができる。よって、ゲート電流を増加させるこ
とができ、印加電圧を上げることなく書込能力を改善す
ることが可能となる。一方、この構造を用いて書込能力
を保持した動作を考えると、印加電圧は低く抑えること
が可能となる。このことから、本実施の形態の構造は、
低電圧動作素子、単一電源化素子に有利な構造といえ
る。
【０１６９】また、ｎ+ ソース拡散領域１２とｎ+ ドレ
イン拡散領域１３との間のｐ型シリコン基板１の主表面
に、ｐ型シリコン基板１の不純物濃度より高い不純物濃
度を有するｐ++ポケット領域１５が設けられているた
め、パンチスルーを防止することができる。このため、
オフ耐圧から見た限界ゲート長を短く抑えることができ
る。つまり、微細なデバイスファブリケーションに対し
有利な構造といえる。
イン拡散領域１３との間のｐ型シリコン基板１の主表面
に、ｐ型シリコン基板１の不純物濃度より高い不純物濃
度を有するｐ++ポケット領域１５が設けられているた
め、パンチスルーを防止することができる。このため、
オフ耐圧から見た限界ゲート長を短く抑えることができ
る。つまり、微細なデバイスファブリケーションに対し
有利な構造といえる。
【０１７０】さらに、ｎ+ ソース拡散領域１２とｎ+ ド
レイン拡散領域１３との間のｐ型シリコン基板１の主表
面には、ｐ++ポケット領域１５以外に、ｐ型シリコン基
板１の不純物濃度より高い不純物濃度を有するｐ+ 不純
物領域１６も設けられている。このため、より一層パン
チスルーを防止することができる。
レイン拡散領域１３との間のｐ型シリコン基板１の主表
面には、ｐ++ポケット領域１５以外に、ｐ型シリコン基
板１の不純物濃度より高い不純物濃度を有するｐ+ 不純
物領域１６も設けられている。このため、より一層パン
チスルーを防止することができる。
【０１７１】また、このｐ++ポケット領域１５とｐ型不
純物領域１６との不純物濃度を適当に組合せることによ
り限界ゲート長や書込能力を保ちつつ、しきい値電圧を
制御することが可能となる。
純物領域１６との不純物濃度を適当に組合せることによ
り限界ゲート長や書込能力を保ちつつ、しきい値電圧を
制御することが可能となる。
【０１７２】加えて、ｐ++ポケット領域１５とｐ型不純
物領域１６との不純物濃度を適当に組合せることにより
書込能力やしきい値電圧を保ったままｐ++ポケット領域
１５の不純物濃度を低減することができる。このため、
拡散領域と基板との間のリーク電流を増やすことなく書
込能力を向上することができる。
物領域１６との不純物濃度を適当に組合せることにより
書込能力やしきい値電圧を保ったままｐ++ポケット領域
１５の不純物濃度を低減することができる。このため、
拡散領域と基板との間のリーク電流を増やすことなく書
込能力を向上することができる。
【０１７３】実施の形態４
図４１は、本発明の実施の形態４における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。図４１
を参照して、本実施の形態の構成は、図３１に示す実施
の形態３と比較して、ｎ型領域１４が付加されている点
において異なる。このｎ型領域１４は、ｎ+ ドレイン拡
散領域１３に接し、その周囲を覆っている。またｐ++ポ
ケット領域１５はｎ型領域１４と接し、かつその周囲を
覆っている。ｎ型領域１４はｎ+ ドレイン拡散領域より
小さい不純物濃度を有している。
体記憶装置の構成を概略的に示す断面図である。図４１
を参照して、本実施の形態の構成は、図３１に示す実施
の形態３と比較して、ｎ型領域１４が付加されている点
において異なる。このｎ型領域１４は、ｎ+ ドレイン拡
散領域１３に接し、その周囲を覆っている。またｐ++ポ
ケット領域１５はｎ型領域１４と接し、かつその周囲を
覆っている。ｎ型領域１４はｎ+ ドレイン拡散領域より
小さい不純物濃度を有している。
【０１７４】なお、これ以外の構成については、実施の
形態３とほぼ同様であるため、同一の部材については同
一の符号を付し、その説明を省略する。
形態３とほぼ同様であるため、同一の部材については同
一の符号を付し、その説明を省略する。
【０１７５】次に、本実施の形態の不揮発性半導体記憶
装置の製造方法について説明する。図４２〜図４７は、
本発明の実施の形態４における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。まず図４
２を参照して、ｐ型シリコン基板１の所定領域にウェル
領域および素子分離酸化膜（図示せず）が形成される。
この後、ｐ型シリコン基板１の主表面にボロン（Ｂ）が
５０ｋｅＶ、５×１０13ｃｍ-2程度の条件下でイオン注
入される。これにより、ｐ型シリコン基板１にチャネル
ドープ領域１６ａが形成される。その後、表面全面に、
たとえば１００Å程度の厚みを有するシリコン酸化膜よ
りなる絶縁膜３ａが形成される。この後、絶縁膜３ａ上
に第１のドープトポリシリコン層４ａが、たとえば１０
００Å程度の厚みで形成される。この第１のドープトポ
リシリコン層４ａ上に、たとえばシリコン酸化膜とシリ
コン窒化膜との複合膜からなる層間絶縁層５ａが、２０
０Å程度の厚みで形成される。層間絶縁層４ａ上に第２
のドープトポリシリコン層５ａが２５００Å程度の厚み
で形成される。
装置の製造方法について説明する。図４２〜図４７は、
本発明の実施の形態４における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。まず図４
２を参照して、ｐ型シリコン基板１の所定領域にウェル
領域および素子分離酸化膜（図示せず）が形成される。
この後、ｐ型シリコン基板１の主表面にボロン（Ｂ）が
５０ｋｅＶ、５×１０13ｃｍ-2程度の条件下でイオン注
入される。これにより、ｐ型シリコン基板１にチャネル
ドープ領域１６ａが形成される。その後、表面全面に、
たとえば１００Å程度の厚みを有するシリコン酸化膜よ
りなる絶縁膜３ａが形成される。この後、絶縁膜３ａ上
に第１のドープトポリシリコン層４ａが、たとえば１０
００Å程度の厚みで形成される。この第１のドープトポ
リシリコン層４ａ上に、たとえばシリコン酸化膜とシリ
コン窒化膜との複合膜からなる層間絶縁層５ａが、２０
０Å程度の厚みで形成される。層間絶縁層４ａ上に第２
のドープトポリシリコン層５ａが２５００Å程度の厚み
で形成される。
【０１７６】この後、本実施の形態の製造方法は、図３
と図４とに示す実施の形態１と同様の工程を経る。
と図４とに示す実施の形態１と同様の工程を経る。
【０１７７】この後、図４３を参照して、メモリトラン
ジスタのドレイン形成領域上を覆うように、通常の写真
製版技術によりレジストパターン１８が形成される。こ
のレジストパターン１８およびコントロールゲート電極
６をマスクとしてｐ型シリコン基板１の主表面に砒素
（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程度の条件下
でイオン注入される。これにより、チャネルドープ領域
１６ａの上方にソース領域１２ａが形成される。その
後、レジストパターン１８が除去される。
ジスタのドレイン形成領域上を覆うように、通常の写真
製版技術によりレジストパターン１８が形成される。こ
のレジストパターン１８およびコントロールゲート電極
６をマスクとしてｐ型シリコン基板１の主表面に砒素
（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程度の条件下
でイオン注入される。これにより、チャネルドープ領域
１６ａの上方にソース領域１２ａが形成される。その
後、レジストパターン１８が除去される。
【０１７８】図４４を参照して、メモリトランジスタの
ソース形成領域上を覆うように、通常の写真製版技術に
よりレジストパターン１９が形成される。このレジスト
パターン１９およびコントロールゲート電極６をマスク
としてｐ型シリコン基板１の主表面に砒素（Ａｓ）が３
５ｋｅＶ、１×１０16ｃｍ-2程度の条件下でイオン注入
される。これにより、チャネルドープ領域１６ａの上方
にドレイン領域１３ａが形成される。
ソース形成領域上を覆うように、通常の写真製版技術に
よりレジストパターン１９が形成される。このレジスト
パターン１９およびコントロールゲート電極６をマスク
としてｐ型シリコン基板１の主表面に砒素（Ａｓ）が３
５ｋｅＶ、１×１０16ｃｍ-2程度の条件下でイオン注入
される。これにより、チャネルドープ領域１６ａの上方
にドレイン領域１３ａが形成される。
【０１７９】図４５を参照して、レジストパターン１９
およびコントロールゲート電極６をマスクとしてｐ型シ
リコン基板１の主表面にリン（Ｐ）が３５ｋｅＶ、５×
１０ 15ｃｍ-2程度の条件下でイオン注入される。これに
より、チャネルドープ領域１６ａとドレイン領域１３ａ
との間にｎ型領域１４ａが形成される。
およびコントロールゲート電極６をマスクとしてｐ型シ
リコン基板１の主表面にリン（Ｐ）が３５ｋｅＶ、５×
１０ 15ｃｍ-2程度の条件下でイオン注入される。これに
より、チャネルドープ領域１６ａとドレイン領域１３ａ
との間にｎ型領域１４ａが形成される。
【０１８０】図４６を参照して、レジストパターン１９
およびコントロールゲート電極６をマスクとしてｐ型シ
リコン基板１の主表面にボロン（Ｂ）が３５ｋｅＶ、５
×１０13ｃｍ-2程度の条件下で４５°の斜め回転注入さ
れる。これにより、チャネルドープ領域１６ａとｎ型領
域１４ａとの間にｐ型領域１５ａが形成される。
およびコントロールゲート電極６をマスクとしてｐ型シ
リコン基板１の主表面にボロン（Ｂ）が３５ｋｅＶ、５
×１０13ｃｍ-2程度の条件下で４５°の斜め回転注入さ
れる。これにより、チャネルドープ領域１６ａとｎ型領
域１４ａとの間にｐ型領域１５ａが形成される。
【０１８１】この後、図９〜図１４に示す実施の形態１
と同様の工程を経ることにより、図４７に示す不揮発性
半導体記憶装置が完成する。
と同様の工程を経ることにより、図４７に示す不揮発性
半導体記憶装置が完成する。
【０１８２】本実施の形態における不揮発性半導体記憶
装置では、図４１に示すように実施の形態１と同様、ｎ
型領域１４が、ｎ+ ドレイン領域１３と接し、かつその
周囲を覆っている。このため、絶縁膜３の横方向電界を
ソース拡散領域１２側へずらすことができる。それによ
って横方向電界の最大となるポイントにおける縦方向電
界を小さくすることができる。したがって、絶縁膜３中
の電子がｐ型シリコン基板１側へ押し戻される力が弱く
なるとともに、電子の越えるべき絶縁膜障壁が低くな
る。よって、フローティングゲート電極４への高エネル
ギー電子の到達確率を高くでき、ゲート電流を増やすこ
とができる。
装置では、図４１に示すように実施の形態１と同様、ｎ
型領域１４が、ｎ+ ドレイン領域１３と接し、かつその
周囲を覆っている。このため、絶縁膜３の横方向電界を
ソース拡散領域１２側へずらすことができる。それによ
って横方向電界の最大となるポイントにおける縦方向電
界を小さくすることができる。したがって、絶縁膜３中
の電子がｐ型シリコン基板１側へ押し戻される力が弱く
なるとともに、電子の越えるべき絶縁膜障壁が低くな
る。よって、フローティングゲート電極４への高エネル
ギー電子の到達確率を高くでき、ゲート電流を増やすこ
とができる。
【０１８３】また、ｎ+ ソース拡散領域１２とｎ+ ドレ
イン拡散領域１３との間に、ｐ型シリコン基板１より高
い不純物濃度を有するｐ++ポケット領域１５とｐ+ 不純
物領域１６とが設けられている。このように、ｎ+ ドレ
イン拡散領域１３とｎ+ ソース拡散領域１２との間の基
板濃度が大きく設定されているため、バルク内でのゲー
ト電極方向の電界が大きくなる。これにより、高エネル
ギー電子がフローティングゲート電極４へ注入される効
率はより一層改善することができる。
イン拡散領域１３との間に、ｐ型シリコン基板１より高
い不純物濃度を有するｐ++ポケット領域１５とｐ+ 不純
物領域１６とが設けられている。このように、ｎ+ ドレ
イン拡散領域１３とｎ+ ソース拡散領域１２との間の基
板濃度が大きく設定されているため、バルク内でのゲー
ト電極方向の電界が大きくなる。これにより、高エネル
ギー電子がフローティングゲート電極４へ注入される効
率はより一層改善することができる。
【０１８４】このようにゲート電流をより多く増加させ
ることができるため、印加電圧を上げることなく書込能
力を改善することが可能となる。一方、この構造を用い
て書込能力を保持した動作を考えると、印加電圧を低く
抑えることが可能となる。このことから、本実施の形態
の構造は、低電圧動作素子、単一電源化素子に有利な構
造といえる。
ることができるため、印加電圧を上げることなく書込能
力を改善することが可能となる。一方、この構造を用い
て書込能力を保持した動作を考えると、印加電圧を低く
抑えることが可能となる。このことから、本実施の形態
の構造は、低電圧動作素子、単一電源化素子に有利な構
造といえる。
【０１８５】またｎ+ ソース拡散領域１２とｎ+ ドレイ
ン拡散領域１３との間に、ｐ型シリコン基板１の不純物
濃度より高い不純物濃度を有するｐ++ポケット領域１５
が設けられているため、パンチスルーを防止することが
できる。このため、オフ耐圧から見た限界ゲート長を短
く抑えることができる。つまり、微細なデバイスファブ
リケーションに対し有利な構造といえる。
ン拡散領域１３との間に、ｐ型シリコン基板１の不純物
濃度より高い不純物濃度を有するｐ++ポケット領域１５
が設けられているため、パンチスルーを防止することが
できる。このため、オフ耐圧から見た限界ゲート長を短
く抑えることができる。つまり、微細なデバイスファブ
リケーションに対し有利な構造といえる。
【０１８６】さらに、ｎ+ ソース拡散領域１２とｎ+ ド
レイン拡散領域１３との間には、ｐ ++ポケット領域１５
以外に、ｐ型シリコン基板１の不純物濃度より高い不純
物濃度を有するｐ型領域１６も設けられている。このた
め、より一層パンチスルーを防止することができる。
レイン拡散領域１３との間には、ｐ ++ポケット領域１５
以外に、ｐ型シリコン基板１の不純物濃度より高い不純
物濃度を有するｐ型領域１６も設けられている。このた
め、より一層パンチスルーを防止することができる。
【０１８７】また、このｐ++ポケット領域１５とｐ+ 不
純物領域１６との不純物濃度を適当に組合せることによ
り、限界ゲート長や書込能力を保ちつつ、しきい値電圧
を制御することが可能となる。
純物領域１６との不純物濃度を適当に組合せることによ
り、限界ゲート長や書込能力を保ちつつ、しきい値電圧
を制御することが可能となる。
【０１８８】加えて、ｐ++ポケット領域１５とｐ型不純
物領域１６との不純物濃度を適当に組合せることにより
書込能力やしきい値電圧を保ったまま、ｐ++ポケット領
域１５の不純物濃度を低減することができる。このた
め、拡散領域と基板との間のリーク電流を増やすことな
く書込能力を向上させることができる。
物領域１６との不純物濃度を適当に組合せることにより
書込能力やしきい値電圧を保ったまま、ｐ++ポケット領
域１５の不純物濃度を低減することができる。このた
め、拡散領域と基板との間のリーク電流を増やすことな
く書込能力を向上させることができる。
【０１８９】実施の形態５
図４８は、本発明の実施の形態５における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。図４８
を参照して、本実施の形態の構成は、図１に示す実施の
形態１と比較して、ｎ++不純物領域２０が付加されてい
る点において異なる。このｎ++不純物領域２０は、ｎ+
ドレイン拡散領域１３内のｐ型シリコン基板１の表面に
設けられている。このｎ++不純物領域２０は、ｎ+ ドレ
イン領域１３の不純物濃度より高い不純物濃度を有して
いる。またこのｎ++不純物領域２０は、フローティング
ゲート電極４の真下にまでは延在しておらず、側壁絶縁
層７の真下にまで延在している。
体記憶装置の構成を概略的に示す断面図である。図４８
を参照して、本実施の形態の構成は、図１に示す実施の
形態１と比較して、ｎ++不純物領域２０が付加されてい
る点において異なる。このｎ++不純物領域２０は、ｎ+
ドレイン拡散領域１３内のｐ型シリコン基板１の表面に
設けられている。このｎ++不純物領域２０は、ｎ+ ドレ
イン領域１３の不純物濃度より高い不純物濃度を有して
いる。またこのｎ++不純物領域２０は、フローティング
ゲート電極４の真下にまでは延在しておらず、側壁絶縁
層７の真下にまで延在している。
【０１９０】この構造において、ｎ+ ドレイン拡散領域
１３は１×１０20ｃｍ-3、ｎ型領域１４は５×１０19ｃ
ｍ-3、ｎ++不純物領域２０は１×１０21ｃｍ-3程度の不
純物濃度を各々有している。
１３は１×１０20ｃｍ-3、ｎ型領域１４は５×１０19ｃ
ｍ-3、ｎ++不純物領域２０は１×１０21ｃｍ-3程度の不
純物濃度を各々有している。
【０１９１】なお、これ以外の構成については、実施の
形態１とほぼ同様であるため、同一の部材については同
一の符号を付し、その説明を省略する。
形態１とほぼ同様であるため、同一の部材については同
一の符号を付し、その説明を省略する。
【０１９２】次に、本実施の形態の不揮発性半導体記憶
装置の製造方法について説明する。図４９〜図５２は、
本発明の実施の形態５における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。
装置の製造方法について説明する。図４９〜図５２は、
本発明の実施の形態５における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。
【０１９３】本実施の形態の製造方法は、まず図２〜図
１０に示す実施の形態１と同様の工程を経る。
１０に示す実施の形態１と同様の工程を経る。
【０１９４】この後、図４９を参照して、メモリトラン
ジスタのソース形成領域上を覆うように、通常の写真製
版技術によりレジストパターン３１が形成される。この
レジストパターン３１、コントロールゲート電極６およ
び側壁絶縁層７をマスクとしてｐ型シリコン基板１の主
表面に砒素（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程
度の条件下でイオン注入される。
ジスタのソース形成領域上を覆うように、通常の写真製
版技術によりレジストパターン３１が形成される。この
レジストパターン３１、コントロールゲート電極６およ
び側壁絶縁層７をマスクとしてｐ型シリコン基板１の主
表面に砒素（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ-2程
度の条件下でイオン注入される。
【０１９５】図５０を参照して、このイオン注入によ
り、ドレイン領域１３ａ上にｎ++領域２０ａが形成され
る。この後、レジストパターン３１が除去されて図５１
に示す状態となる。
り、ドレイン領域１３ａ上にｎ++領域２０ａが形成され
る。この後、レジストパターン３１が除去されて図５１
に示す状態となる。
【０１９６】この後、図１１〜図１４に示す実施の形態
１と同様の工程を経ることにより、図５２に示す不揮発
性半導体記憶装置が完成する。
１と同様の工程を経ることにより、図５２に示す不揮発
性半導体記憶装置が完成する。
【０１９７】本実施の形態における不揮発性半導体記憶
装置では、ｎ+ ドレイン拡散領域１３内に、ｎ+ ドレイ
ン不純物領域１３の不純物濃度より高い不純物濃度を有
するｎ++不純物領域２０が形成されている。このため、
ｎ+ ドレイン拡散領域１３の寄生抵抗を低減することが
でき、電流駆動能力が増大し、書込能力の向上や読出ス
ピードの高速化が期待できる。
装置では、ｎ+ ドレイン拡散領域１３内に、ｎ+ ドレイ
ン不純物領域１３の不純物濃度より高い不純物濃度を有
するｎ++不純物領域２０が形成されている。このため、
ｎ+ ドレイン拡散領域１３の寄生抵抗を低減することが
でき、電流駆動能力が増大し、書込能力の向上や読出ス
ピードの高速化が期待できる。
【０１９８】実施の形態６
図５３は、本発明の実施の形態６における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。図５３
を参照して、本実施の形態の構成は、図１に示す実施の
形態１の構成と比較して、ｎ++不純物領域２１が付加さ
れている点において異なる。このｎ++不純物領域２１
は、ｎ+ ソース領域１２内のｐ型シリコン基板１の表面
に設けられている。このｎ++不純物領域２１は、ｎ+ ソ
ース領域１２の不純物濃度より高い不純物濃度を有して
いる。またこのｎ++不純物領域２１は、フローティング
ゲート電極４の真下領域にまでは延在しておらず、側壁
絶縁層７の真下領域にまで延在するにとどまっている。
体記憶装置の構成を概略的に示す断面図である。図５３
を参照して、本実施の形態の構成は、図１に示す実施の
形態１の構成と比較して、ｎ++不純物領域２１が付加さ
れている点において異なる。このｎ++不純物領域２１
は、ｎ+ ソース領域１２内のｐ型シリコン基板１の表面
に設けられている。このｎ++不純物領域２１は、ｎ+ ソ
ース領域１２の不純物濃度より高い不純物濃度を有して
いる。またこのｎ++不純物領域２１は、フローティング
ゲート電極４の真下領域にまでは延在しておらず、側壁
絶縁層７の真下領域にまで延在するにとどまっている。
【０１９９】なお、ｎ++不純物領域２１は、１×１０21
ｃｍ-3程度の不純物濃度を有している。
ｃｍ-3程度の不純物濃度を有している。
【０２００】次に、本実施の形態の不揮発性半導体記憶
装置の製造方法について説明する。図５４〜図５７は、
本発明の実施の形態６における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。
装置の製造方法について説明する。図５４〜図５７は、
本発明の実施の形態６における不揮発性半導体記憶装置
の製造方法を工程順に示す概略断面図である。
【０２０１】まず本実施の形態の製造方法は、図２〜図
１０に示す実施の形態１と同様の工程を経る。
１０に示す実施の形態１と同様の工程を経る。
【０２０２】この後、図５４を参照して、メモリトラン
ジスタのドレイン形成領域上を覆うように、通常の写真
製版技術によりレジストパターン３２が形成される。こ
のレジストパターン３２、コントロールゲート電極６お
よび側壁絶縁層７をマスクとしてｐ型シリコン基板１の
主表面に砒素（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ -2
程度の条件下でイオン注入される。
ジスタのドレイン形成領域上を覆うように、通常の写真
製版技術によりレジストパターン３２が形成される。こ
のレジストパターン３２、コントロールゲート電極６お
よび側壁絶縁層７をマスクとしてｐ型シリコン基板１の
主表面に砒素（Ａｓ）が３５ｋｅＶ、５×１０15ｃｍ -2
程度の条件下でイオン注入される。
【０２０３】図５５を参照して、このイオン注入によ
り、ｐ型シリコン基板１内においてソース領域１２ａ上
にｎ++不純物領域２１ａが形成される。この後、レジス
トパターン３２が除去されて図５６に示す状態となる。
り、ｐ型シリコン基板１内においてソース領域１２ａ上
にｎ++不純物領域２１ａが形成される。この後、レジス
トパターン３２が除去されて図５６に示す状態となる。
【０２０４】この後、図１１〜図１４に示す実施の形態
１と同様の工程を経ることにより、図５７に示す不揮発
性半導体記憶装置が完成する。
１と同様の工程を経ることにより、図５７に示す不揮発
性半導体記憶装置が完成する。
【０２０５】本実施の形態における不揮発性半導体記憶
装置では、ｎ+ ソース拡散領域１２内に、ｎ+ ソース不
純物領域１２の不純物濃度より高いｎ++不純物領域２１
が設けられている。このため、ｎ+ ソース拡散領域１２
の寄生抵抗が低減され、電流駆動能力が増大し、書込能
力の向上や読出スピードの高速化が期待できる。
装置では、ｎ+ ソース拡散領域１２内に、ｎ+ ソース不
純物領域１２の不純物濃度より高いｎ++不純物領域２１
が設けられている。このため、ｎ+ ソース拡散領域１２
の寄生抵抗が低減され、電流駆動能力が増大し、書込能
力の向上や読出スピードの高速化が期待できる。
【０２０６】実施の形態７
図５８は、本発明の実施の形態７における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。図５８
を参照して、本実施の形態の構成は、図１に示す実施の
形態１と比較して、ｎ++不純物領域２０とｎ++不純物領
域２１とが付加されている点において異なる。ｎ++不純
物領域２０は、ｎ+ ドレイン拡散領域１３の領域内のｐ
型シリコン基板１の表面に設けられている。このｎ++不
純物領域２０は、ｎ+ ドレイン拡散領域１３の不純物濃
度より高い不純物濃度を有している。
体記憶装置の構成を概略的に示す断面図である。図５８
を参照して、本実施の形態の構成は、図１に示す実施の
形態１と比較して、ｎ++不純物領域２０とｎ++不純物領
域２１とが付加されている点において異なる。ｎ++不純
物領域２０は、ｎ+ ドレイン拡散領域１３の領域内のｐ
型シリコン基板１の表面に設けられている。このｎ++不
純物領域２０は、ｎ+ ドレイン拡散領域１３の不純物濃
度より高い不純物濃度を有している。
【０２０７】またｎ++不純物領域２１は、ｎ+ ソース拡
散領域１２の領域内のｐ型シリコン基板１の表面に設け
られている。またこのｎ++不純物領域２１は、ｎ+ ソー
ス拡散領域１２の不純物濃度より高い不純物濃度を有し
ている。
散領域１２の領域内のｐ型シリコン基板１の表面に設け
られている。またこのｎ++不純物領域２１は、ｎ+ ソー
ス拡散領域１２の不純物濃度より高い不純物濃度を有し
ている。
【０２０８】これらｎ++不純物領域２０、２１は、各々
フローティングゲート電極４の真下領域にまでは延在し
ておらず、側壁絶縁層７の真下領域に延在するにとどま
っている。
フローティングゲート電極４の真下領域にまでは延在し
ておらず、側壁絶縁層７の真下領域に延在するにとどま
っている。
【０２０９】なお、ｎ++不純物領域２０、２１は、各々
１×１０21ｃｍ-3程度の不純物濃度を有している。
１×１０21ｃｍ-3程度の不純物濃度を有している。
【０２１０】これ以外の構成については実施の形態１と
ほぼ同様であるため、同一の部材については同一の符号
を付し、その説明を省略する。
ほぼ同様であるため、同一の部材については同一の符号
を付し、その説明を省略する。
【０２１１】次に、本実施の形態の不揮発性半導体記憶
装置の製造方法について説明する。図５９と図６０と
は、本発明の実施の形態７における不揮発性半導体記憶
装置の製造方法を工程順に示す概略断面図である。
装置の製造方法について説明する。図５９と図６０と
は、本発明の実施の形態７における不揮発性半導体記憶
装置の製造方法を工程順に示す概略断面図である。
【０２１２】まず本実施の形態の製造方法は、図２〜図
１０に示す実施の形態１と同様の工程を経る。
１０に示す実施の形態１と同様の工程を経る。
【０２１３】この後、図５９を参照して、コントロール
ゲート電極６と側壁絶縁層７とをマスクとしてｐ型シリ
コン基板１の主表面に砒素（Ａｓ）が３５ｋｅＶ、５×
１０ 15ｃｍ-2程度の条件下でイオン注入される。これに
より、ｐ型シリコン基板１内においてソース領域１２ａ
上およびドレイン領域１３ａ上に各々ｎ++領域２１ａと
２０ａとが形成される。
ゲート電極６と側壁絶縁層７とをマスクとしてｐ型シリ
コン基板１の主表面に砒素（Ａｓ）が３５ｋｅＶ、５×
１０ 15ｃｍ-2程度の条件下でイオン注入される。これに
より、ｐ型シリコン基板１内においてソース領域１２ａ
上およびドレイン領域１３ａ上に各々ｎ++領域２１ａと
２０ａとが形成される。
【０２１４】この後、図１１〜図１４に示す実施の形態
１と同様の工程を経ることにより、図６０に示す不揮発
性半導体記憶装置が完成する。
１と同様の工程を経ることにより、図６０に示す不揮発
性半導体記憶装置が完成する。
【０２１５】本実施の形態における不揮発性半導体記憶
装置では、ｎ+ ソース拡散領域１２内およびｎ+ ドレイ
ン拡散領域１３内に各々ｎ++不純物領域２１、２０が設
けられている。このｎ++不純物領域２０、２１は、各々
ｎ+ ソース拡散領域１２、ｎ + ドレイン拡散領域１３よ
りも高い不純物濃度を有している。このため、ｎ+ ソー
ス拡散領域１２とｎ+ ドレイン拡散領域１３との寄生抵
抗が低減され、電流駆動能力が増大し、書込能力の向上
や読出スピードの高速化が期待できる。
装置では、ｎ+ ソース拡散領域１２内およびｎ+ ドレイ
ン拡散領域１３内に各々ｎ++不純物領域２１、２０が設
けられている。このｎ++不純物領域２０、２１は、各々
ｎ+ ソース拡散領域１２、ｎ + ドレイン拡散領域１３よ
りも高い不純物濃度を有している。このため、ｎ+ ソー
ス拡散領域１２とｎ+ ドレイン拡散領域１３との寄生抵
抗が低減され、電流駆動能力が増大し、書込能力の向上
や読出スピードの高速化が期待できる。
【０２１６】また本実施の形態の製造方法では、ｎ++不
純物領域２０と２１とが同一のイオン注入工程により形
成される。このため、製造工程の簡略化を図ることがで
きる。
純物領域２０と２１とが同一のイオン注入工程により形
成される。このため、製造工程の簡略化を図ることがで
きる。
【０２１７】実施の形態８
図６１は、本発明の実施の形態８における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。図６１
を参照して、本実施の形態の構成は、図５８に示す実施
の形態７と比較して、ｐ+ ポケット領域１５の構成が異
なる。本実施の形態においてポケット領域となるｐ+ 不
純物領域１５は、ｎ+ ドレイン拡散領域１３やｎ+ ソー
ス拡散領域１２よりもｐ型シリコン基板１の表面から浅
く形成されている。このｐ+ 不純物領域１５は、フロー
ティングゲート電極４の真下領域に位置し、かつｎ型領
域１４に接している。またこのｐ+ 不純物領域１５は、
ｐ型シリコン基板１の不純物濃度より大きい不純物濃度
を有している。
体記憶装置の構成を概略的に示す断面図である。図６１
を参照して、本実施の形態の構成は、図５８に示す実施
の形態７と比較して、ｐ+ ポケット領域１５の構成が異
なる。本実施の形態においてポケット領域となるｐ+ 不
純物領域１５は、ｎ+ ドレイン拡散領域１３やｎ+ ソー
ス拡散領域１２よりもｐ型シリコン基板１の表面から浅
く形成されている。このｐ+ 不純物領域１５は、フロー
ティングゲート電極４の真下領域に位置し、かつｎ型領
域１４に接している。またこのｐ+ 不純物領域１５は、
ｐ型シリコン基板１の不純物濃度より大きい不純物濃度
を有している。
【０２１８】なお、これ以外の構成については、図５８
に示す実施の形態７とほぼ同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
に示す実施の形態７とほぼ同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【０２１９】本実施の形態における不揮発性半導体記憶
装置では、ｐ+ 不純物領域１５がｎ + ドレイン拡散領域
１３やｎ+ ソース拡散領域１２よりも浅く形成されてい
るため、ｐ+ 不純物領域１５とｎ型領域１４との接する
面積が図５８に示す構成と比較して小さくなる。したが
って、拡散領域と基板との間の接合漏れ電流が小さくな
るため、昇圧能力が向上する。またワードラインに接続
されるメモリセルの各リーク電流が小さくなるため、各
メモリセルのリーク電流の総和も小さくできる。それゆ
え、ブロック当りのトランジスタ数の増加も期待でき
る。
装置では、ｐ+ 不純物領域１５がｎ + ドレイン拡散領域
１３やｎ+ ソース拡散領域１２よりも浅く形成されてい
るため、ｐ+ 不純物領域１５とｎ型領域１４との接する
面積が図５８に示す構成と比較して小さくなる。したが
って、拡散領域と基板との間の接合漏れ電流が小さくな
るため、昇圧能力が向上する。またワードラインに接続
されるメモリセルの各リーク電流が小さくなるため、各
メモリセルのリーク電流の総和も小さくできる。それゆ
え、ブロック当りのトランジスタ数の増加も期待でき
る。
【０２２０】実施の形態９
図６２は、本発明の実施の形態９における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。図６２
を参照して、本実施の形態の構成は、図６１に示す実施
の形態８と比較して、ｐ+ ポケット領域１５の構成が異
なる。ｐ+ ポケット領域１５はｎ型領域１４に接し、か
つその周囲を取囲むよう形成されている。ｐ+ ポケット
領域１５は、フローティングゲート電極４の真下に位置
するｐ型シリコン基板１の領域にまで延在している。こ
のｐ+ ポケット領域１５は、ｐ型シリコン基板１の不純
物濃度より高い不純物濃度を有している。
体記憶装置の構成を概略的に示す断面図である。図６２
を参照して、本実施の形態の構成は、図６１に示す実施
の形態８と比較して、ｐ+ ポケット領域１５の構成が異
なる。ｐ+ ポケット領域１５はｎ型領域１４に接し、か
つその周囲を取囲むよう形成されている。ｐ+ ポケット
領域１５は、フローティングゲート電極４の真下に位置
するｐ型シリコン基板１の領域にまで延在している。こ
のｐ+ ポケット領域１５は、ｐ型シリコン基板１の不純
物濃度より高い不純物濃度を有している。
【０２２１】これ以外の構成については、図６１に示す
実施の形態８とほぼ同様であるため、同一の部材につい
ては同一の符号を付し、その説明を省略する。
実施の形態８とほぼ同様であるため、同一の部材につい
ては同一の符号を付し、その説明を省略する。
【０２２２】本実施の形態における不揮発性半導体記憶
装置では、ｐ+ ポケット領域１５が、ｎ+ ドレイン拡散
領域１３とｎ型領域１４との双方を覆うため、パンチス
ルー電流を減少させることができる。このため、チャネ
ル長を微細化することができ、デバイスをシュリンクす
ることができる。
装置では、ｐ+ ポケット領域１５が、ｎ+ ドレイン拡散
領域１３とｎ型領域１４との双方を覆うため、パンチス
ルー電流を減少させることができる。このため、チャネ
ル長を微細化することができ、デバイスをシュリンクす
ることができる。
【０２２３】実施の形態１０
図６３は、本発明の実施の形態１０における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。図６
３を参照して、本実施の形態の不揮発性半導体記憶装置
の構成は、図５８に示す実施の形態７と比較して、ポケ
ット領域となるｐ+ 不純物領域１５の構成が異なる。ｐ
+ 不純物領域１５は、フローティングゲート電極４の真
下領域においてｎ型領域１４と接するように形成されて
いる。またｐ+ 不純物領域１５は、ｎ+ ドレイン拡散領
域１３もしくはｎ型領域１４とｐ型シリコン基板１の表
面から同程度の深さに形成されている。このｐ+ 不純物
領域１５は、ｐ型シリコン基板１の不純物濃度より大き
い不純物濃度を有している。
導体記憶装置の構成を概略的に示す断面図である。図６
３を参照して、本実施の形態の不揮発性半導体記憶装置
の構成は、図５８に示す実施の形態７と比較して、ポケ
ット領域となるｐ+ 不純物領域１５の構成が異なる。ｐ
+ 不純物領域１５は、フローティングゲート電極４の真
下領域においてｎ型領域１４と接するように形成されて
いる。またｐ+ 不純物領域１５は、ｎ+ ドレイン拡散領
域１３もしくはｎ型領域１４とｐ型シリコン基板１の表
面から同程度の深さに形成されている。このｐ+ 不純物
領域１５は、ｐ型シリコン基板１の不純物濃度より大き
い不純物濃度を有している。
【０２２４】なお、これ以外の構成については、図５８
に示す実施の形態７とほぼ同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
に示す実施の形態７とほぼ同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【０２２５】本実施の形態における不揮発性半導体記憶
装置では、ｎ+ ドレイン拡散領域１３もしくはｎ型領域
１４と同程度の深さとなるように、ｐ+ 不純物領域１５
は比較的浅く形成されている。このため、図６２に示す
構成と比較して、ｎ型領域１４とｐ+ 不純物領域１５と
の接する面積は小さくなる。したがって、拡散領域と基
板との間の接合漏れ電流が小さくなり、昇圧能力の向上
や、ブロック当りのトランジスタ数の増加が期待でき
る。
装置では、ｎ+ ドレイン拡散領域１３もしくはｎ型領域
１４と同程度の深さとなるように、ｐ+ 不純物領域１５
は比較的浅く形成されている。このため、図６２に示す
構成と比較して、ｎ型領域１４とｐ+ 不純物領域１５と
の接する面積は小さくなる。したがって、拡散領域と基
板との間の接合漏れ電流が小さくなり、昇圧能力の向上
や、ブロック当りのトランジスタ数の増加が期待でき
る。
【０２２６】一方、ｐ+ 不純物領域１５は、ｎ+ ドレイ
ン拡散領域１３と同程度となるように形成されているた
め、図６１に示す構造より深い位置までｎ+ ドレイン拡
散領域１３を覆っている。よって、パンチスルー電流を
減少させることが可能となる。したがって、チャネル長
を微細化することができ、デバイスをシュリンクするこ
とができる。
ン拡散領域１３と同程度となるように形成されているた
め、図６１に示す構造より深い位置までｎ+ ドレイン拡
散領域１３を覆っている。よって、パンチスルー電流を
減少させることが可能となる。したがって、チャネル長
を微細化することができ、デバイスをシュリンクするこ
とができる。
【０２２７】実施の形態１１
図６４は、本発明の実施の形態１１における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。図６
４を参照して、本実施の形態の構成は、図１に示す実施
の形態１と比較して、ｎ型領域２２が付加されている点
において異なる。ｎ型領域２２は、ｎ+ ソース拡散領域
１２に接し、かつその周囲を覆っている。ｎ型領域２２
は、ｎ+ ソース拡散領域１２よりも大きい不純物濃度を
有している。たとえば、ｎ+ ソース拡散領域１２が、１
×１０20ｃｍ-3の不純物濃度を有する場合、ｎ型領域２
２は、１×１０18ｃｍ-3〜８×１０19ｃｍ-3の範囲の不
純物濃度を有している。
導体記憶装置の構成を概略的に示す断面図である。図６
４を参照して、本実施の形態の構成は、図１に示す実施
の形態１と比較して、ｎ型領域２２が付加されている点
において異なる。ｎ型領域２２は、ｎ+ ソース拡散領域
１２に接し、かつその周囲を覆っている。ｎ型領域２２
は、ｎ+ ソース拡散領域１２よりも大きい不純物濃度を
有している。たとえば、ｎ+ ソース拡散領域１２が、１
×１０20ｃｍ-3の不純物濃度を有する場合、ｎ型領域２
２は、１×１０18ｃｍ-3〜８×１０19ｃｍ-3の範囲の不
純物濃度を有している。
【０２２８】なお、これ以外の構成については、図１に
示す実施の形態１とほぼ同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
示す実施の形態１とほぼ同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０２２９】次に、本実施の形態の不揮発性半導体記憶
装置の製造方法について説明する。図６５と図６６と
は、本発明の実施の形態１１における不揮発性半導体記
憶装置の製造方法を工程順に示す概略断面図である。
装置の製造方法について説明する。図６５と図６６と
は、本発明の実施の形態１１における不揮発性半導体記
憶装置の製造方法を工程順に示す概略断面図である。
【０２３０】本実施の形態の製造方法は、まず図２〜図
５に示す実施の形態１と同様の工程を経る。
５に示す実施の形態１と同様の工程を経る。
【０２３１】この後、図６５を参照して、レジストパタ
ーン１９およびコントロールゲート電極６をマスクとし
てｐ型シリコン基板１の主表面にリン（Ｐ）が５０ｋｅ
Ｖ、１×１０13ｃｍ-2程度の条件下でイオン注入され
る。これにより、ソース領域１２ａの下部にｎ型領域２
２ａが形成される。この後、レジストパターン１９が除
去される。
ーン１９およびコントロールゲート電極６をマスクとし
てｐ型シリコン基板１の主表面にリン（Ｐ）が５０ｋｅ
Ｖ、１×１０13ｃｍ-2程度の条件下でイオン注入され
る。これにより、ソース領域１２ａの下部にｎ型領域２
２ａが形成される。この後、レジストパターン１９が除
去される。
【０２３２】この後、図６〜図１４に示す実施の形態１
と同様の工程を経ることにより、図６６に示す不揮発性
半導体記憶装置が完成する。
と同様の工程を経ることにより、図６６に示す不揮発性
半導体記憶装置が完成する。
【０２３３】本実施の形態における不揮発性半導体記憶
装置では、ｎ+ ソース拡散領域１２を覆うようにｎ型領
域２２が形成されることにより、ソース側の空乏層が延
びやすくなりソース耐圧が高くなる。このため、たとえ
ば、消去（フローティングゲート電極４からの電子の引
抜き）をソース側でＦ−Ｎトンネリング電流を用いて行
なう場合、ソースに高電圧を印加することが可能とな
る。
装置では、ｎ+ ソース拡散領域１２を覆うようにｎ型領
域２２が形成されることにより、ソース側の空乏層が延
びやすくなりソース耐圧が高くなる。このため、たとえ
ば、消去（フローティングゲート電極４からの電子の引
抜き）をソース側でＦ−Ｎトンネリング電流を用いて行
なう場合、ソースに高電圧を印加することが可能とな
る。
【０２３４】実施の形態１２
図６７は、本発明の実施の形態１２における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。図６
７を参照して、本実施の形態の構成は、図６４に示す実
施の形態１１と比較して、ｎ+ ソース拡散領域１２とｎ
+ ドレイン拡散領域１３との接合深さもしくは不純物濃
度において異なる。具体的には、ｎ+ ドレイン拡散領域
１３は、ｎ+ ソース拡散領域１２よりもｐ型シリコン基
板１の表面から深く形成されている。
導体記憶装置の構成を概略的に示す断面図である。図６
７を参照して、本実施の形態の構成は、図６４に示す実
施の形態１１と比較して、ｎ+ ソース拡散領域１２とｎ
+ ドレイン拡散領域１３との接合深さもしくは不純物濃
度において異なる。具体的には、ｎ+ ドレイン拡散領域
１３は、ｎ+ ソース拡散領域１２よりもｐ型シリコン基
板１の表面から深く形成されている。
【０２３５】なお、ｎ+ ソース拡散領域１２が、ｎ+ ド
レイン拡散領域１３よりも、ｐ型シリコン基板１の表面
から深く形成されていてもよい。
レイン拡散領域１３よりも、ｐ型シリコン基板１の表面
から深く形成されていてもよい。
【０２３６】また、ｎ+ ソース拡散領域１２とｎ+ ドレ
イン拡散領域１３との不純物濃度が異なっていてもよ
い。
イン拡散領域１３との不純物濃度が異なっていてもよ
い。
【０２３７】なお、これ以外の構成については、図６４
に示す実施の形態１１とほぼ同様であるため、同一の部
材については同一の符号を付し、その説明を省略する。
に示す実施の形態１１とほぼ同様であるため、同一の部
材については同一の符号を付し、その説明を省略する。
【０２３８】実施の形態１３
図６８は、本発明の実施の形態１３における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。図６
８を参照して、本実施の形態の構成は、図６４に示す実
施の形態１１の構成と比較して、ソース側のｎ型領域２
２とドレイン側のｎ型領域１４との接合深さもしくは不
純物濃度において異なる。具体的には、ソース側のｎ型
不純物領域２２は、ドレイン側のｎ型不純物領域１４よ
りもｐ型シリコン基板１の表面から深く形成されてい
る。
導体記憶装置の構成を概略的に示す断面図である。図６
８を参照して、本実施の形態の構成は、図６４に示す実
施の形態１１の構成と比較して、ソース側のｎ型領域２
２とドレイン側のｎ型領域１４との接合深さもしくは不
純物濃度において異なる。具体的には、ソース側のｎ型
不純物領域２２は、ドレイン側のｎ型不純物領域１４よ
りもｐ型シリコン基板１の表面から深く形成されてい
る。
【０２３９】なお、ドレイン側のｎ型領域１４が、ソー
ス側のｎ型領域２２よりも、ｐ型シリコン基板１の表面
から深く形成されていてもよい。
ス側のｎ型領域２２よりも、ｐ型シリコン基板１の表面
から深く形成されていてもよい。
【０２４０】また、ソース側のｎ型不純物領域２２とド
レイン側のｎ型領域１４との不純物濃度が異なっていて
もよい。
レイン側のｎ型領域１４との不純物濃度が異なっていて
もよい。
【０２４１】なお、これ以外の構成については、図６４
に示す実施の形態１１とほぼ同様であるため、同一の部
材については同一の符号を付し、その説明を省略する。
に示す実施の形態１１とほぼ同様であるため、同一の部
材については同一の符号を付し、その説明を省略する。
【０２４２】本実施の形態の不揮発性半導体記憶装置で
は、ソース側のｎ型領域２２の注入条件とドレイン側の
ｎ型領域１４との注入条件を異なるように選択すること
により、書込効率の改善効果（ｎ型領域１３の形成条件
による）を維持しつつ、ソース拡散領域の耐圧を実施の
形態１１よりも改善することができる。
は、ソース側のｎ型領域２２の注入条件とドレイン側の
ｎ型領域１４との注入条件を異なるように選択すること
により、書込効率の改善効果（ｎ型領域１３の形成条件
による）を維持しつつ、ソース拡散領域の耐圧を実施の
形態１１よりも改善することができる。
【０２４３】実施の形態１４
図６９は、本発明の実施の形態１４における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。図６
９を参照して、本実施の形態の構成は、図２５に示す実
施の形態２と比較して、ｐ+ 不純物領域１６の構成が異
なる。ｐ+ 不純物領域１６は、チャネル領域２を覆うよ
うにフローティングゲート電極４の真下領域にのみ形成
されており、この領域においてのみｎ型領域１４および
ｎ+ ソース拡散領域１２と接している。このｐ+ 不純物
領域１６は、ｐ型シリコン基板１よりも大きい不純物濃
度を有している。
導体記憶装置の構成を概略的に示す断面図である。図６
９を参照して、本実施の形態の構成は、図２５に示す実
施の形態２と比較して、ｐ+ 不純物領域１６の構成が異
なる。ｐ+ 不純物領域１６は、チャネル領域２を覆うよ
うにフローティングゲート電極４の真下領域にのみ形成
されており、この領域においてのみｎ型領域１４および
ｎ+ ソース拡散領域１２と接している。このｐ+ 不純物
領域１６は、ｐ型シリコン基板１よりも大きい不純物濃
度を有している。
【０２４４】なお、これ以外の構成については、図２５
に示す実施の形態２とほぼ同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
に示す実施の形態２とほぼ同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【０２４５】次に、本実施の形態における不揮発性半導
体記憶装置の製造方法について説明する。
体記憶装置の製造方法について説明する。
【０２４６】図７０と図７１とは、本発明の実施の形態
１４における不揮発性半導体記憶装置の製造方法を工程
順に示す概略断面図である。
１４における不揮発性半導体記憶装置の製造方法を工程
順に示す概略断面図である。
【０２４７】まず図７０を参照して、ｐ型シリコン基板
１上に、通常の写真製版技術によりフローティングゲー
ト電極形成領域にホールパターンを有するレジストパタ
ーン３３が形成される。このレジストパターン３３をマ
スクとして、ｐ型シリコン基板１のフローティングゲー
ト電極形成領域真下の領域にボロン（Ｂ）が８０ｋｅ
Ｖ、５×１０12ｃｍ-2程度の条件下でイオン注入され
る。これにより、ｐ型シリコン基板１内のフローティン
グゲート電極形成領域の真下位置にｐ+ 領域１６ａが形
成される。
１上に、通常の写真製版技術によりフローティングゲー
ト電極形成領域にホールパターンを有するレジストパタ
ーン３３が形成される。このレジストパターン３３をマ
スクとして、ｐ型シリコン基板１のフローティングゲー
ト電極形成領域真下の領域にボロン（Ｂ）が８０ｋｅ
Ｖ、５×１０12ｃｍ-2程度の条件下でイオン注入され
る。これにより、ｐ型シリコン基板１内のフローティン
グゲート電極形成領域の真下位置にｐ+ 領域１６ａが形
成される。
【０２４８】この後、実施の形態２と同様の工程を経る
ことにより、図７１に示す不揮発性半導体記憶装置が完
成する。
ことにより、図７１に示す不揮発性半導体記憶装置が完
成する。
【０２４９】本実施の形態における不揮発性半導体記憶
装置では、ｐ+ 不純物領域１６が、フローティングゲー
ト電極４の真下の領域にのみ形成されているため、この
領域でのみｎ型領域１４およびｎ+ ソース拡散領域１２
と接している。このため、ソースおよびドレインにおけ
る拡散領域の容量が低減される。したがって、読出動作
における高速化が期待できる。
装置では、ｐ+ 不純物領域１６が、フローティングゲー
ト電極４の真下の領域にのみ形成されているため、この
領域でのみｎ型領域１４およびｎ+ ソース拡散領域１２
と接している。このため、ソースおよびドレインにおけ
る拡散領域の容量が低減される。したがって、読出動作
における高速化が期待できる。
【０２５０】実施の形態１５
図７２は、本発明の実施の形態１５における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。図７
２を参照して、本実施の形態の不揮発性半導体記憶装置
の構成は、図４１に示す実施の形態４の構成と比較し
て、ｐ+ 不純物領域１６の構成において異なる。ｐ+ 不
純物領域１６は、フローティングゲート電極４の真下の
領域にのみ形成されており、この領域においてのみｐ++
ポケット領域１５およびｎ+ ソース拡散領域１２と接し
ている。このｐ+ 不純物領域１６は、ｐ型シリコン基板
１よりも大きく、かつｐ++ポケット領域１５よりも小さ
い不純物濃度を有している。
導体記憶装置の構成を概略的に示す断面図である。図７
２を参照して、本実施の形態の不揮発性半導体記憶装置
の構成は、図４１に示す実施の形態４の構成と比較し
て、ｐ+ 不純物領域１６の構成において異なる。ｐ+ 不
純物領域１６は、フローティングゲート電極４の真下の
領域にのみ形成されており、この領域においてのみｐ++
ポケット領域１５およびｎ+ ソース拡散領域１２と接し
ている。このｐ+ 不純物領域１６は、ｐ型シリコン基板
１よりも大きく、かつｐ++ポケット領域１５よりも小さ
い不純物濃度を有している。
【０２５１】本実施の形態における不揮発性半導体記憶
装置は、実施の形態１４と同様、ソースおよびドレイン
における拡散領域の容量が低減でき、それにより読出動
作における高速化が期待できるという効果を有する。
装置は、実施の形態１４と同様、ソースおよびドレイン
における拡散領域の容量が低減でき、それにより読出動
作における高速化が期待できるという効果を有する。
【０２５２】実施の形態１６
図７３は、本発明の実施の形態１６における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。図７
３を参照して、本実施の形態の構成は、図３１に示す実
施の形態３の構成と比較して、ｐ+ 不純物領域１６の構
成において異なる。ｐ+ 不純物領域１６は、フローティ
ングゲート電極４の真下の領域にのみ形成されており、
この領域においてｎ型領域１５およびｎ+ ソース拡散領
域１２と接している。このｐ+ 不純物領域１６は、ｐ型
シリコン基板１よりも大きく、かつｐ++ポケット領域１
５よりも小さい不純物濃度を有している。
導体記憶装置の構成を概略的に示す断面図である。図７
３を参照して、本実施の形態の構成は、図３１に示す実
施の形態３の構成と比較して、ｐ+ 不純物領域１６の構
成において異なる。ｐ+ 不純物領域１６は、フローティ
ングゲート電極４の真下の領域にのみ形成されており、
この領域においてｎ型領域１５およびｎ+ ソース拡散領
域１２と接している。このｐ+ 不純物領域１６は、ｐ型
シリコン基板１よりも大きく、かつｐ++ポケット領域１
５よりも小さい不純物濃度を有している。
【０２５３】なお、これ以外の構成については、図３１
に示す実施の形態３とほぼ同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
に示す実施の形態３とほぼ同様であるため、同一の部材
については同一の符号を付し、その説明を省略する。
【０２５４】次に、本実施の形態の不揮発性半導体記憶
装置の製造方法について説明する。図７４〜図７７は、
本発明の実施の形態１６における不揮発性半導体記憶装
置の製造方法を工程順に示す概略断面図である。
装置の製造方法について説明する。図７４〜図７７は、
本発明の実施の形態１６における不揮発性半導体記憶装
置の製造方法を工程順に示す概略断面図である。
【０２５５】まず図７４を参照して、ｐ型シリコン基板
１の表面全面にボロン（Ｂ）が８０ｋｅＶ、５×１０12
ｃｍ-2程度の条件下で注入される。これにより、ｐ型シ
リコン基板１の所定位置にはｐ型領域１６ａが形成され
る。
１の表面全面にボロン（Ｂ）が８０ｋｅＶ、５×１０12
ｃｍ-2程度の条件下で注入される。これにより、ｐ型シ
リコン基板１の所定位置にはｐ型領域１６ａが形成され
る。
【０２５６】この後、本実施の形態の製造方法は、図２
〜図４に示す実施の形態１の工程と同様の工程を経る。
この後、図４に示すレジストパターン１７が除去されて
図７５に示す状態となる。
〜図４に示す実施の形態１の工程と同様の工程を経る。
この後、図４に示すレジストパターン１７が除去されて
図７５に示す状態となる。
【０２５７】図７６を参照して、フローティングゲート
電極６をマスクとしてボロンとは逆極性を示す不純物
が、図７４で注入したボロンの飛程に合わせて打込まれ
る。これによって、フローティングゲート電極４に覆わ
れていない領域においては、ｐ型領域は相殺される。つ
まり、フローティングゲート電極４の真下の領域にのみ
ｐ型不純物領域１６ａが残存される。この後、実施の形
態３と同様の工程を経ることにより、図７７に示す不揮
発性半導体記憶装置が完成する。
電極６をマスクとしてボロンとは逆極性を示す不純物
が、図７４で注入したボロンの飛程に合わせて打込まれ
る。これによって、フローティングゲート電極４に覆わ
れていない領域においては、ｐ型領域は相殺される。つ
まり、フローティングゲート電極４の真下の領域にのみ
ｐ型不純物領域１６ａが残存される。この後、実施の形
態３と同様の工程を経ることにより、図７７に示す不揮
発性半導体記憶装置が完成する。
【０２５８】本実施の形態における不揮発性半導体記憶
装置では、実施の形態１４と同様、ソースおよびドレイ
ンにおける拡散領域の容量が低減されるため、読出動作
における高速化が期待できるという効果が得られる。
装置では、実施の形態１４と同様、ソースおよびドレイ
ンにおける拡散領域の容量が低減されるため、読出動作
における高速化が期待できるという効果が得られる。
【０２５９】なお、実施の形態１４の製造方法は、実施
の形態１５および１６にも適用でき、かつ実施の形態１
６の製造方法は、実施の形態１４および１５にも適用で
きる。
の形態１５および１６にも適用でき、かつ実施の形態１
６の製造方法は、実施の形態１４および１５にも適用で
きる。
【０２６０】実施の形態１７
図７８、図７９および図８１は、本発明の実施の形態１
４〜１６の各構成に改良を加えた本発明の実施の形態１
７における不揮発性半導体記憶装置の構成を概略的に示
す断面図である。
４〜１６の各構成に改良を加えた本発明の実施の形態１
７における不揮発性半導体記憶装置の構成を概略的に示
す断面図である。
【０２６１】図７８〜図８１に示す構成は、図６９、図
７２、図７３に示す実施の形態１４〜１６の構成におい
て、ｎ+ ソース拡散領域１２およびｎ+ ドレイン拡散領
域１３よりもｐ+ 不純物領域１６をｐ型シリコン基板１
の表面から浅く形成した構成を示している。このｐ+ 不
純物領域１６は、ｐ型シリコン基板１よりも大きい不純
物濃度を有している。
７２、図７３に示す実施の形態１４〜１６の構成におい
て、ｎ+ ソース拡散領域１２およびｎ+ ドレイン拡散領
域１３よりもｐ+ 不純物領域１６をｐ型シリコン基板１
の表面から浅く形成した構成を示している。このｐ+ 不
純物領域１６は、ｐ型シリコン基板１よりも大きい不純
物濃度を有している。
【０２６２】このように図７８〜図８０においては、ｐ
+ 不純物領域１６を実施の形態１４〜１６に示す構成に
比較して浅く形成することにより、基板電位のふらつき
によるしきい値電圧の変動を防止することができる。こ
のため、たとえば、オープン状態で電位を固定しない端
子の電位のふらつきを低減することができる。
+ 不純物領域１６を実施の形態１４〜１６に示す構成に
比較して浅く形成することにより、基板電位のふらつき
によるしきい値電圧の変動を防止することができる。こ
のため、たとえば、オープン状態で電位を固定しない端
子の電位のふらつきを低減することができる。
【０２６３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記で説明した範囲ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記で説明した範囲ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【図１】 本発明の実施の形態１における不揮発性半導
体記憶装置の構成を概略的に示す断面図である。
体記憶装置の構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造方法の第１工程を示す概略的断面図で
ある。
体記憶装置の製造方法の第１工程を示す概略的断面図で
ある。
【図３】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造方法の第２工程を示す概略的断面図で
ある。
体記憶装置の製造方法の第２工程を示す概略的断面図で
ある。
【図４】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造方法の第３工程を示す概略的断面図で
ある。
体記憶装置の製造方法の第３工程を示す概略的断面図で
ある。
【図５】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造方法の第４工程を示す概略的断面図で
ある。
体記憶装置の製造方法の第４工程を示す概略的断面図で
ある。
【図６】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造方法の第５工程を示す概略的断面図で
ある。
体記憶装置の製造方法の第５工程を示す概略的断面図で
ある。
【図７】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造方法の第６工程を示す概略的断面図で
ある。
体記憶装置の製造方法の第６工程を示す概略的断面図で
ある。
【図８】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造方法の第７工程を示す概略的断面図で
ある。
体記憶装置の製造方法の第７工程を示す概略的断面図で
ある。
【図９】 本発明の実施の形態１における不揮発性半導
体記憶装置の製造方法の第８工程を示す概略的断面図で
ある。
体記憶装置の製造方法の第８工程を示す概略的断面図で
ある。
【図１０】 本発明の実施の形態１における不揮発性半
導体記憶装置の製造方法の第９工程を示す概略的断面図
である。
導体記憶装置の製造方法の第９工程を示す概略的断面図
である。
【図１１】 本発明の実施の形態１における不揮発性半
導体記憶装置の製造方法の第１０工程を示す概略的断面
図である。
導体記憶装置の製造方法の第１０工程を示す概略的断面
図である。
【図１２】 本発明の実施の形態１における不揮発性半
導体記憶装置の製造方法の第１１工程を示す概略的断面
図である。
導体記憶装置の製造方法の第１１工程を示す概略的断面
図である。
【図１３】 本発明の実施の形態１における不揮発性半
導体記憶装置の製造方法の第１２工程を示す概略的断面
図である。
導体記憶装置の製造方法の第１２工程を示す概略的断面
図である。
【図１４】 本発明の実施の形態１における不揮発性半
導体記憶装置の製造方法の第１３工程を示す概略的断面
図である。
導体記憶装置の製造方法の第１３工程を示す概略的断面
図である。
【図１５】 ｎ型領域の不純物濃度を変えた場合の絶縁
膜の横方向電界の変化を示すグラフである。
膜の横方向電界の変化を示すグラフである。
【図１６】 ｎ型領域を設けた場合と設けない場合での
絶縁膜の横方向電界の変化を示す図である。
絶縁膜の横方向電界の変化を示す図である。
【図１７】 シミュレーションに用いた試料の構成を説
明するための従来例の部分断面図である。
明するための従来例の部分断面図である。
【図１８】 シミュレーションに用いた試料の構成を説
明するための本発明例の部分断面図である。
明するための本発明例の部分断面図である。
【図１９】 図１７のＡ−Ａ′線に沿う各位置における
不純物濃度およびその位置に対応した絶縁膜の電界を示
すグラフである。
不純物濃度およびその位置に対応した絶縁膜の電界を示
すグラフである。
【図２０】 図１８のＡ−Ａ′線に沿う各位置における
不純物濃度およびその位置に対応した絶縁膜の電界を示
すグラフである。
不純物濃度およびその位置に対応した絶縁膜の電界を示
すグラフである。
【図２１】 従来例と本発明例の各試料における各位置
の電界を示すグラフである。
の電界を示すグラフである。
【図２２】 従来例と本発明例のゲート電圧と注入効率
の関係を示すグラフである。
の関係を示すグラフである。
【図２３】 従来例と本発明例のリーク電流と最大ゲー
ト電流との関係を示すグラフである。
ト電流との関係を示すグラフである。
【図２４】 先行技術文献に示された通常のＬＤＤ構造
を示す概略断面図である。
を示す概略断面図である。
【図２５】 本発明の実施の形態２における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。
導体記憶装置の構成を概略的に示す断面図である。
【図２６】 本発明の実施の形態２における不揮発性半
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
【図２７】 本発明の実施の形態２における不揮発性半
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
【図２８】 本発明の実施の形態２における不揮発性半
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
【図２９】 本発明の実施の形態２における不揮発性半
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
【図３０】 本発明の実施の形態２における不揮発性半
導体記憶装置の製造方法の第５工程を示す概略的断面図
である。
導体記憶装置の製造方法の第５工程を示す概略的断面図
である。
【図３１】 本発明の実施の形態３における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。
導体記憶装置の構成を概略的に示す断面図である。
【図３２】 本発明の実施の形態３における不揮発性半
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
【図３３】 本発明の実施の形態３における不揮発性半
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
【図３４】 本発明の実施の形態３における不揮発性半
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
【図３５】 本発明の実施の形態３における不揮発性半
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
【図３６】 本発明の実施の形態３における不揮発性半
導体記憶装置の製造方法の第５工程を示す概略的断面図
である。
導体記憶装置の製造方法の第５工程を示す概略的断面図
である。
【図３７】 ある空間内における電荷の総和を説明する
ための図である。
ための図である。
【図３８】 通常のＭＯＳトランジスタの構成を示す概
略断面図である。
略断面図である。
【図３９】 図３８のＢ−Ｂ′線に沿う電位分布を示す
図である。
図である。
【図４０】 図３９の電位分布に座標を設定した様子を
示す図である。
示す図である。
【図４１】 本発明の実施の形態４における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。
導体記憶装置の構成を概略的に示す断面図である。
【図４２】 本発明の実施の形態４における不揮発性半
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
【図４３】 本発明の実施の形態４における不揮発性半
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
【図４４】 本発明の実施の形態４における不揮発性半
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
【図４５】 本発明の実施の形態４における不揮発性半
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
【図４６】 本発明の実施の形態４における不揮発性半
導体記憶装置の製造方法の第５工程を示す概略的断面図
である。
導体記憶装置の製造方法の第５工程を示す概略的断面図
である。
【図４７】 本発明の実施の形態４における不揮発性半
導体記憶装置の製造方法の第６工程を示す概略的断面図
である。
導体記憶装置の製造方法の第６工程を示す概略的断面図
である。
【図４８】 本発明の実施の形態５における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。
導体記憶装置の構成を概略的に示す断面図である。
【図４９】 本発明の実施の形態５における不揮発性半
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
【図５０】 本発明の実施の形態５における不揮発性半
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
【図５１】 本発明の実施の形態５における不揮発性半
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
【図５２】 本発明の実施の形態５における不揮発性半
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
【図５３】 本発明の実施の形態６における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。
導体記憶装置の構成を概略的に示す断面図である。
【図５４】 本発明の実施の形態６における不揮発性半
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
【図５５】 本発明の実施の形態６における不揮発性半
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
【図５６】 本発明の実施の形態６における不揮発性半
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
導体記憶装置の製造方法の第３工程を示す概略的断面図
である。
【図５７】 本発明の実施の形態６における不揮発性半
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
導体記憶装置の製造方法の第４工程を示す概略的断面図
である。
【図５８】 本発明の実施の形態７における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。
導体記憶装置の構成を概略的に示す断面図である。
【図５９】 本発明の実施の形態７における不揮発性半
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
導体記憶装置の製造方法の第１工程を示す概略的断面図
である。
【図６０】 本発明の実施の形態７における不揮発性半
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
導体記憶装置の製造方法の第２工程を示す概略的断面図
である。
【図６１】 本発明の実施の形態８における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。
導体記憶装置の構成を概略的に示す断面図である。
【図６２】 本発明の実施の形態９における不揮発性半
導体記憶装置の構成を概略的に示す断面図である。
導体記憶装置の構成を概略的に示す断面図である。
【図６３】 本発明の実施の形態１０における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図６４】 本発明の実施の形態１１における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図６５】 本発明の実施の形態１１における不揮発性
半導体記憶装置の製造方法の第１工程を示す概略的断面
図である。
半導体記憶装置の製造方法の第１工程を示す概略的断面
図である。
【図６６】 本発明の実施の形態１１における不揮発性
半導体記憶装置の製造方法の第２工程を示す概略的断面
図である。
半導体記憶装置の製造方法の第２工程を示す概略的断面
図である。
【図６７】 本発明の実施の形態１２における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図６８】 本発明の実施の形態１３における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図６９】 本発明の実施の形態１４における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図７０】 本発明の実施の形態１４における不揮発性
半導体記憶装置の製造方法の第１工程を示す概略的断面
図である。
半導体記憶装置の製造方法の第１工程を示す概略的断面
図である。
【図７１】 本発明の実施の形態１４における不揮発性
半導体記憶装置の製造方法の第２工程を示す概略的断面
図である。
半導体記憶装置の製造方法の第２工程を示す概略的断面
図である。
【図７２】 本発明の実施の形態１５における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図７３】 本発明の実施の形態１６における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図７４】 本発明の実施の形態１６における不揮発性
半導体記憶装置の製造方法の第１工程を示す概略的断面
図である。
半導体記憶装置の製造方法の第１工程を示す概略的断面
図である。
【図７５】 本発明の実施の形態１６における不揮発性
半導体記憶装置の製造方法の第２工程を示す概略的断面
図である。
半導体記憶装置の製造方法の第２工程を示す概略的断面
図である。
【図７６】 本発明の実施の形態１６における不揮発性
半導体記憶装置の製造方法の第３工程を示す概略的断面
図である。
半導体記憶装置の製造方法の第３工程を示す概略的断面
図である。
【図７７】 本発明の実施の形態１６における不揮発性
半導体記憶装置の製造方法の第４工程を示す概略的断面
図である。
半導体記憶装置の製造方法の第４工程を示す概略的断面
図である。
【図７８】 本発明の実施の形態１７における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図７９】 本発明の実施の形態１７における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図８０】 本発明の実施の形態１７における不揮発性
半導体記憶装置の構成を概略的に示す断面図である。
半導体記憶装置の構成を概略的に示す断面図である。
【図８１】 一般的なフラッシュメモリの構成を示すブ
ロック図である。
ロック図である。
【図８２】 図８１に示すメモリマトリックスの概略構
成を示す等価回路図である。
成を示す等価回路図である。
【図８３】 従来のフラッシュメモリのメモリセルマト
リックス内の概略構成を示す部分平面図である。
リックス内の概略構成を示す部分平面図である。
【図８４】 図８３のＤ−Ｄ′線に沿う断面図である。
【図８５】 チャネルホットエレクトロンを利用したフ
ラッシュＥＥＰＲＯＭの書込動作を説明するための図で
ある。
ラッシュＥＥＰＲＯＭの書込動作を説明するための図で
ある。
【図８６】 Ｆ−Ｎトンネル現象を利用した消去動作を
説明するための図である。
説明するための図である。
【図８７】 従来の不揮発性半導体記憶装置の構成を概
略的に示す断面図である。
略的に示す断面図である。
【図８８】 図８７のＳ部を拡大して示す部分断面図で
ある。
ある。
【図８９】 ポケット領域を設けない場合と設けた場合
の各位置におけるチャネルと平行方向の電界の変化を示
すグラフである。
の各位置におけるチャネルと平行方向の電界の変化を示
すグラフである。
【図９０】 高エネルギー電子が弾性散乱を受けて走行
方向を変える様子を示す図である。
方向を変える様子を示す図である。
【図９１】 絶縁膜の横方向電界と縦方向電界を示す図
である。
である。
【図９２】 通常のＭＯＳトランジスタのドレイン端で
のチャネルと垂直方向の電位分布の変化を示す図であ
る。
のチャネルと垂直方向の電位分布の変化を示す図であ
る。
【図９３】 絶縁膜での電位差が大きくなった場合の電
子の越えるべき絶縁膜の障壁が高くなることを説明する
ための図である。
子の越えるべき絶縁膜の障壁が高くなることを説明する
ための図である。
１ ｐ型シリコン基板、２ チャネル領域、３ 絶縁
膜、４ フローティングゲート電極、５ 層間絶縁層、
６ コントロールゲート電極、７ 側壁絶縁層、８ 層
間絶縁層、９ コンタクトホール、１０ チタン合金
膜、１１ アルミニウム合金配線層、１２ ｎ+ ソース
拡散領域、１３ ｎ+ ドレイン拡散領域、１４ ｎ型領
域、１５ ｐ+ ポケット領域、１６ ｐ+ 不純物領域、
２０ ｎ++不純物領域、２１ ｎ++不純物領域、２２
ｎ型不純物領域。
膜、４ フローティングゲート電極、５ 層間絶縁層、
６ コントロールゲート電極、７ 側壁絶縁層、８ 層
間絶縁層、９ コンタクトホール、１０ チタン合金
膜、１１ アルミニウム合金配線層、１２ ｎ+ ソース
拡散領域、１３ ｎ+ ドレイン拡散領域、１４ ｎ型領
域、１５ ｐ+ ポケット領域、１６ ｐ+ 不純物領域、
２０ ｎ++不純物領域、２１ ｎ++不純物領域、２２
ｎ型不純物領域。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−3983（ＪＰ，Ａ)
特開 平２−129968（ＪＰ，Ａ)
特開 平２−284473（ＪＰ，Ａ)
特開 昭63−301566（ＪＰ，Ａ)
特開 昭62−71277（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
Claims (9)
- 【請求項１】 データを電気的に消去および書込可能な
不揮発性半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上に第１の絶縁膜を介在して形
成された電荷蓄積電極層と、 前記電荷蓄積電極層上に第２の絶縁膜を介在して形成さ
れた制御電極層と、 前記電荷蓄積電極層の下に位置する前記半導体基板の領
域を挟むように前記半導体基板の主表面に形成された第
２導電型の１対のソース／ドレイン領域とを備え、 前記ドレイン領域は、前記電荷蓄積電極層真下に位置す
る前記半導体基板の領域にまで延在しており、さらに、 前記電荷蓄積電極層真下に位置する前記半導体基板の主
表面において前記ドレイン領域に接するように形成さ
れ、かつ前記ドレイン領域の不純物濃度より低い不純物
濃度を有する第２導電型の第１不純物領域と、 前記電荷蓄積電極層真下に位置する前記半導体基板の主
表面において、前記第１不純物領域に接し、かつ前記半
導体基板の不純物濃度より高い不純物濃度を有する第１
導電型の第２不純物領域と、 前記ソース領域および前記第２不純物領域の周辺を覆っ
て前記ソース領域および前記第２不純物領域に接続し、
前記半導体基板よりも高く、前記第２不純物領域よりも
低い不純物濃度を有する第１導電型の第３不純物領域と
を備え、 前記半導体基板の主表面近傍の前記ドレイン領域に接す
る前記第１不純物領域の横方向電界は、前記半導体基板
の主表面近傍の前記第２不純物領域に接する第１不純物
領域の横方向電界よりも低いことを特徴とする、不揮発
性半導体記憶装置。 - 【請求項２】 前記第１不純物領域は、前記ドレイン領
域を取囲んで接続し、 前記第３不純物領域は、前記第１不純物領域およびソー
ス領域の周囲を取囲んでいることを特徴とする、請求項
１に記載の不揮発性半導体記憶装置。 - 【請求項３】 データを電気的に消去および書込可能な
不揮発性半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上に第１の絶縁膜を介在して形
成された電荷蓄積電極層と、 前記電荷蓄積電極層上に第２の絶縁膜を介在して形成さ
れた制御電極層と、 前記電荷蓄積電極層の下に位置する前記半導体基板の領
域を挟むように前記半導体基板の主表面に形成された第
２導電型の１対のソース／ドレイン領域とを備え、 前記ドレイン領域は、前記電荷蓄積電極層真下に位置す
る前記半導体基板の領域にまで延在しており、さらに、 前記電荷蓄積電極層真下に位置する前記半導体基板の主
表面において前記ドレイン領域に接するように形成さ
れ、かつ前記ドレイン領域の不純物濃度より低い不純物
濃度を有する第２導電型の第１不純物領域と、 前記電荷蓄積電極層真下に位置する前記半導体基板の主
表面において、前記第１不純物領域に接し、かつ前記半
導体基板の不純物濃度より高い不純物濃度を有する第１
導電型の第２不純物領域と、 前記ソース領域の周辺を覆って前記ソース領域に接続
し、前記電荷蓄積電極層の真下の前記半導体基板の主表
面に延び、前記ソース領域よりも低い不純物濃度を有す
る第３不純物領域とを備え、 前記半導体基板の主表面近傍の前記ドレイン領域に接す
る前記第１不純物領域の横方向電界は、前記半導体基板
の主表面近傍の前記第２不純物領域に接する第１不純物
領域の横方向電界よりも低く、 前記ソース領域と前記ド
レイン領域とは異なる深さに形成されていることを特徴
とする、不揮発性半導体記憶装置。 - 【請求項４】 前記ソース領域と前記ドレイン領域とは
異なる濃度分布を有することを特徴とする、請求項３に
記載の不揮発性半導体記憶装置。 - 【請求項５】 データを電気的に消去および書込可能な
不揮発性半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上に第１の絶縁膜を介在して形
成された電荷蓄積電極層と、 前記電荷蓄積電極層上に第２の絶縁膜を介在して形成さ
れた制御電極層と、 前記電荷蓄積電極層の下に位置する前記半導体基板の領
域を挟むように前記半導体基板の主表面に形成された第
２導電型の１対のソース／ドレイン領域とを備え、 前記ドレイン領域は、前記電荷蓄積電極層真下に位置す
る前記半導体基板の領域にまで延在し、かつ１×１０20
ｃｍ-3以上の濃度で不純物を有しており、さらに、 前記ドレイン領域に接しながら前記ドレイン領域の周囲
を覆い、かつ前記半導体基板の不純物濃度よりも高い不
純物濃度を有する第１導電型の第１不純物領域と、 前記ソース領域および前記第１不純物領域と接するよう
に前記電荷蓄積電極層真下の前記半導体基板の領域に形
成され、かつ前記半導体基板の不純物濃度より高く前記
第１不純物領域の不純物濃度より低い不純物濃度を有す
る第１導電型の第２不純物領域とを備えた、不揮発性半
導体記憶装置。 - 【請求項６】 前記第２不純物領域の深さは、前記ソー
ス領域または前記ドレイン領域の深さよりも浅いことを
特徴とする、請求項５に記載の不揮発性半導体記憶装
置。 - 【請求項７】 前記第２不純物領域は、前記ソース領域
および前記第１不純物領域の周囲を覆って前記ソース領
域および前記第１不純物領域に接続していることを特徴
とする、請求項５に記載の不揮発性半導体記憶装置。 - 【請求項８】 データを電気的に消去および書込可能な
不揮発性半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上に第１の絶縁膜を介在して形
成された電荷蓄積電極層と、 前記電荷蓄積電極層上に第２の絶縁膜を介在して形成さ
れた制御電極層と、 前記電荷蓄積電極層の下に位置する前記半導体基板の領
域を挟むように前記半導体基板の主表面に形成された第
２導電型の１対のソース／ドレイン領域とを備え、 前記ドレイン領域は、前記電荷蓄積電極層真下に位置す
る前記半導体基板の領域にまで延在し、 前記ドレイン領域の周囲を覆い、かつ前記半導体基板の
不純物濃度よりも高い不純物濃度を有する第１導電型の
第１不純物領域と、 前記ソース領域および前記第１不純物領域と接するよう
に前記電荷蓄積電極層下の前記半導体基板の領域に形成
され、かつ前記半導体基板の不純物濃度より高く前記第
１不純物領域の不純物濃度より低い不純物濃度を有する
第１導電型の第２不純物領域とを備え、 前記第２不純物領域の深さは、前記ソース領域または前
記ドレイン領域の深さよりも浅い、不揮発性半導体記憶
装置。 - 【請求項９】 データを電気的に消去および書込可能な
不揮発性半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上に第１の絶縁膜を介在して形
成された電荷蓄積電極層と、 前記電荷蓄積電極層上に第２の絶縁膜を介在して形成さ
れた制御電極層と、 前記電荷蓄積電極層の下に位置する前記半導体基板の領
域を挟むように前記半導体基板の主表面に形成された第
２導電型の１対のソース／ドレイン領域とを備え、 前記ドレイン領域は、前記電荷蓄積電極層真下に位置す
る前記半導体基板の領域にまで延在し、 前記ドレイン領域の周囲を覆い、かつ前記半導体基板の
不純物濃度よりも高い不純物濃度を有する第１導電型の
第１不純物領域と、 前記ソース領域および前記第１不純物領域と接するよう
に前記電荷蓄積電極層下の前記半導体基板の領域に形成
され、かつ前記半導体基板の不純物濃度より高く前記第
１不純物領域の不純物濃度より低い不純物濃度を有する
第１導電型の第２不純物領域と、 前記ドレイン領域と前記第１不純物領域との間に形成さ
れ、前記ドレイン領域よりも低い不純物濃度を有する第
２導電型の第３不純物領域とを備えた、不揮発性半導体
記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US08/647,532 US6300656B1 (en) | 1995-10-26 | 1996-05-15 | Nonvolatile semiconductor memory device having a drain region of different impurity density and conductivity types |
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| US09/940,617 US20020020870A1 (en) | 1995-10-26 | 2001-08-29 | Nonvolatile semiconductor memory device and method of manufacturing the same |
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|---|---|---|---|
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| Publication Number | Publication Date |
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| JP4819215B2 (ja) * | 2000-07-24 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US6670717B2 (en) * | 2001-10-15 | 2003-12-30 | International Business Machines Corporation | Structure and method for charge sensitive electrical devices |
| US6830650B2 (en) * | 2002-07-12 | 2004-12-14 | Advanced Energy Industries, Inc. | Wafer probe for measuring plasma and surface characteristics in plasma processing environments |
| JP4572500B2 (ja) * | 2002-12-27 | 2010-11-04 | ソニー株式会社 | 不揮発性半導体メモリ装置およびその動作方法 |
| US6816414B1 (en) * | 2003-07-31 | 2004-11-09 | Freescale Semiconductor, Inc. | Nonvolatile memory and method of making same |
| CN102176238B (zh) * | 2004-04-09 | 2013-05-29 | 株式会社半导体能源研究所 | 限幅器以及采用限幅器的半导体器件 |
| US7294882B2 (en) * | 2004-09-28 | 2007-11-13 | Sandisk Corporation | Non-volatile memory with asymmetrical doping profile |
| WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
| US7705387B2 (en) * | 2006-09-28 | 2010-04-27 | Sandisk Corporation | Non-volatile memory with local boosting control implant |
| US7977186B2 (en) * | 2006-09-28 | 2011-07-12 | Sandisk Corporation | Providing local boosting control implant for non-volatile memory |
| KR100790493B1 (ko) * | 2007-01-10 | 2008-01-03 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| JP2009021305A (ja) * | 2007-07-10 | 2009-01-29 | Denso Corp | 不揮発性メモリトランジスタ |
| CN104882479B (zh) * | 2014-02-28 | 2018-02-27 | 无锡华润上华科技有限公司 | 一种hvpmos器件及其制造方法 |
| US9853148B2 (en) * | 2016-02-02 | 2017-12-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Power MOSFETs and methods for manufacturing the same |
| KR102416028B1 (ko) * | 2017-04-07 | 2022-07-04 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5189497A (en) * | 1986-05-26 | 1993-02-23 | Hitachi, Ltd. | Semiconductor memory device |
| US4835740A (en) | 1986-12-26 | 1989-05-30 | Kabushiki Kaisha Toshiba | Floating gate type semiconductor memory device |
| JPH02372A (ja) | 1987-07-08 | 1990-01-05 | Hitachi Ltd | 半導体装置 |
| JPH0372682A (ja) | 1989-08-11 | 1991-03-27 | Hitachi Ltd | 不揮発性半導体メモリーおよびその製造方法 |
| US5424567A (en) | 1991-05-15 | 1995-06-13 | North American Philips Corporation | Protected programmable transistor with reduced parasitic capacitances and method of fabrication |
| JPH05110114A (ja) * | 1991-10-17 | 1993-04-30 | Rohm Co Ltd | 不揮発性半導体記憶素子 |
| JP3124101B2 (ja) * | 1992-01-30 | 2001-01-15 | ローム株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP3036565B2 (ja) * | 1992-08-28 | 2000-04-24 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
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-
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-
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- 2001-08-29 US US09/940,617 patent/US20020020870A1/en not_active Abandoned
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