JP3036565B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法

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    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、特に浮遊ゲート電極を有する不揮発
性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来の浮遊ゲート電極を有する不揮発性
半導体装置の製造方法について図５を参照して説明す
る。即ち図５(a) において、ｐ型半導体基板１の一主面
上に、第１のゲート絶縁膜２、浮遊ゲート電極３、第２
のゲート絶縁膜４、並びに制御ゲート電極５などを順次
積層してなる複合ゲート電極６が形成される。またこれ
により、ソース形成領域７、並びにドレイン形成領域８
がそれぞれ画定される。
【０００３】次いで、図４(b) のように、ソース形成領
域７を覆うようにパターニングされたフォトレジスト９
を形成する。またｐ型半導体基板１の法線に対する角度
θ3が例えば６０°で、加速電圧が例えば７０ｋｅＶ
で、ドース量が例えば３×１０１３ｃｍ−２の条件でボ
ロンのイオン注入を行い、ドレイン形成領域７にｐ型拡
散層１０ｃを形成する。
【０００４】更に図４(c) において、フォトレジスト９
をマスクにして、ｐ型半導体基板１表面に垂直に加速電
圧が例えば３０ｋｅＶで、ドース量が例えば７×１０１
４ｃｍ−２の条件でヒ素のイオン注入を行い、ドレイン
形成領域８にｎ型拡散層１９を形成する。
【０００５】次に図４(d) において、フォトレジスト９
を除去し、また複合ゲート電極６からドレイン形成領域
８の一部領域を覆う様にパターニングしたフォトレジス
ト１３を形成する。またｐ型半導体基板１表面に垂直
に、加速電圧が例えば７０ｋｅＶで、ドース量が例えば
５×１０１５ｃｍ−２の条件でヒ素をイオン注入する。
これにより、ソース形成領域７及びドレイン形成領域８
に高濃度ｎ＋ 型拡散層１４ｃを形成し、ソース１５ｃ
及びドレイン１６ｃを形成する。ここで、ドレイン１６
ｃの高濃度ｎ＋ 型拡散層１４ｃは、浮遊ゲート電極３
とオーバーラップしないよう、第１のゲート絶縁膜２を
介して、つまりオフセットを設けて形成される。
【０００６】ドレイン１６ｃにｐ型拡散層１０ｃを形成
するのは、チャンネルホットエレクトロン注入による書
込み効率を上げるためである。一方、ドレイン１６ｃに
比較的濃度の低いｎ型拡散層１９を形成し、また高濃度
のｎ＋ 型拡散層１４ｃを複合ゲート電極６の端からオ
フセットを設けて形成している。これは、メモリセルの
アレイ書込み動作時において、選択セルと同一ビット線
上の非選択セルの浮遊ゲート電極３に蓄積された電子が
ドレイン１６ｃへ散失する所謂ドレインディスターブを
抑制するためである。
【０００７】つまり、ドレイン１６ｃに書込み電圧を印
加した際には、浮遊ゲート電極３の下部にあるｎ型拡散
層１９の表面でバンド間トンネリングが誘起される。そ
の際に生成された正孔が浮遊ゲート電極３へ注入される
ことにより、ドレインディスターブは主に起こる。そし
て、ｎ型拡散層１９の濃度を低くすることにより、バン
ド間トンネリングが起こりにくくなり、その結果ドレイ
ンディスターブが抑制される。
【０００８】
【発明が解決しようとする課題】ところで、上記した従
来技術では、ドレインディスターブを抑制するため、ド
レイン１６ｃの高濃度ｎ＋ 型拡散層１４ｃを浮遊ゲー
ト電極３とオーバーラップしないようオフセットを設け
て形成し、浮遊ゲート電極３下端部に拡がるｎ型拡散層
１９の濃度を比較的低くしている。この場合、上記のド
レインディスターブを抑制するには、浮遊ゲート電極３
下端部に拡がるｎ型拡散層１９の接合形状を緩やかにす
ることが重要となる。緩やかにすれば、ドレイン１６ｃ
に電圧を印加した際のｎ型拡散層１９接合端の横方向電
界を弱くなり、従って生成される正孔が高いエネルギー
を持って、第１のゲート絶縁膜２や浮遊ゲート電極３に
注入される割合を減らせることができる。しかしなが
ら、上記従来の方法においては、１度のヒ素のイオン注
入で浮遊ゲート電極３下部に緩やかな接合形状をもった
ｎ型拡散層１９を形成することは困難であるという問題
がある。
【０００９】
【課題を解決するための手段】本発明によれば、第１導
電型の半導体基板の一主面上に第１のゲート絶縁膜、浮
遊ゲート電極、第２のゲート絶縁膜、並びに制御ゲート
電極が順次積層された複合ゲート電極を有する不揮発性
半導体記憶装置の製造方法において、前記半導体基板の
一主面に立てた法線に対し一定の角度をもつ第１の角度
で第２導電型の不純物をイオン注入し、前記複合ゲート
電極下端の前記半導体基板に拡散領域を形成する工程
と、前記半導体基板の一主面に立てた法線に対し一定の
角度をもつ第２の角度で、前記複合ゲート電極下端の前
記拡散領域の内部に、第２導電型の不純物をイオン注入
する工程を有することを特徴とする不揮発性半導体記憶
装置の製造方法が得られる。
【００１０】
【作用】上記構成である本発明の不揮発性半導体記憶装
置の製造方法によれば、浮遊ゲート電極の下端に拡がる
第２導電型拡散層を半導体基板の法線に対して傾めか
ら、２回以上角度を変えて第２導電型不純物イオンを注
入して形成することができる。このため、第２導電型拡
散層の浮遊ゲート電極下端での接合形状を緩やかにする
ことができる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１(a) 〜(e) に本発明の不揮発性半導体記憶装
置の製造方法を示した。即ち図１(a) において、ｐ型半
導体基板１の一主面上に第１のゲート絶縁膜２、浮遊ゲ
ート電極３、第２のゲート絶縁膜４、制御ゲート電極５
を順次積層して複合ゲート電極６を形成し、ｐ型半導体
基板１の表面にソース形成領域７、ドレイン形成領域８
をそれぞれ画定する。
【００１２】次に図１(b) のように、ソース形成領域７
を覆うようにフォトレジスト９をパターニングする。ま
た開口されたドレイン形成領域８に、ｐ型半導体基板１
の法線に対しθ1 の角度（例えば６０°）で、また加速
電圧が例えば７０ｋｅＶ、ドース量が例えば３×１０１
３ｃｍ−２の条件で、ボロンをイオン注入してｐ型拡散
層１０ａを形成する。
【００１３】次いで、図１(c) において、フォトレジス
ト９をマスクにし、ドレイン形成領域８にｐ型半導体基
板１の法線に対し角度ψ1 （例えば４５°）、加速電圧
が例えば７０ｋｅＶ、ドース量が例えば１×１０１４ｃ
ｍ−２の条件で、ヒ素をイオン注入して、第１のｎ型拡
散層１１ａを形成する。また図１(d) のように、フォト
レジスト９をマスクにし、ドレイン形成領域８にｐ型半
導体基板の法線に対し角度φ1 （例えば３０°）、加速
電圧が例えば３０ｋｅＶ、ドース量が例えば７×１０１
４ｃｍ−２の条件で、ヒ素をイオン注入して、第２のｎ
型拡散層１２ａを形成する。
【００１４】更に図１(e) において、フォトレジスト９
を除去し、新たに複合ゲート電極６の上部からドレイン
形成領域８の一部分を覆うようにパターニングされたフ
ォトレジスト１３を形成する。そして、ｐ型半導体基板
１の法線に対して垂直にして、加速電圧が例えば７０ｋ
ｅＶ、ドース量が例えば５×１０１５ｃｍ−２の条件
で、ヒ素をイオン注入する。これにより、高濃度のｎ＋
型拡散層１４ａがソース形成領域７とドレイン形成領
域８に形成され、またソース１５ａ及びドレイン１６ａ
が設けられる。
【００１５】このようにドレイン１６ａにヒ素の２度の
それぞれ角度の違う斜めイオン注入を行なって第１のｎ
型拡散層１１ａ並びに第２のｎ型拡散層１２ａを形成す
ることにより、浮遊ゲート電極３下端部に拡がる比較的
濃度の低いｎ型領域の接合を緩やかにすることができ
る。
【００１６】図２に本発明の上記第１の実施例の製造方
法と、従来の製造方法とによる、浮遊ゲート電極を有す
る不揮発性半導体記憶装置のドレイン１６のｎ型拡散層
の接合形状の違いを示す。即ち、図２(a) が本発明の第
１の実施例によるｎ型拡散層の接合形状を示す略断面図
であり、図２(b) は従来の製造方法によるｎ型拡散層の
接合形状を示す略断面図である。更に図３(a) に浮遊
ゲート電極３下端部における深さ方向におけるヒ素の濃
度分布を、また図３(b) に浮遊ゲート電極３下端部の表
面位置におけるヒ素の濃度分布をそれぞれ示した。これ
らのグラフにおいて実線が本発明の第１の実施例による
もの、破線が従来の製造方法によるものである。これら
の図から明らかな通り、本発明の実施例の方が従来の方
法に比べ、浮遊ゲート電極３下端部における接合形状が
緩やかに形成されることが分かる。
【００１７】上述の本発明の第１の実施例では、ｐ型拡
散層１０ａ及び比較的濃度の低い第１のｎ型拡散層１１
ａと第２のｎ型拡散層１２ａはドレイン１６ａにのみ形
成した構造であったが、ソースとドレインに対称的に形
成される場合もある。以下にこの様なソース・ドレイン
対称型の製造方法の例を第２の実施例として図４を参照
して説明する。
【００１８】図３(a) において、ｐ型半導体基板１の一
主面上に、第１のゲート絶縁膜２、浮遊ゲート電極３、
第２のゲート絶縁膜４、並びに制御ゲート電極５とを順
次積層した複合ゲート電極６を形成する。また図３(b)
において、ｐ型半導体基板１の法線に対し角度θ2 （例
えば６０°）、加速電圧が例えば７０ｋｅＶ、ドース量
が例えば３×１０１３ｃｍ−２の条件で、ｐ型半導体基
板１を回転させながらボロンをイオン注入してｐ型拡散
層１０ｂを形成する。
【００１９】次いで図３(c) のように、ｐ型半導体基板
１の法線に対して角度ψ2 （例えば４５°）、加速電圧
が例えば７０ｋｅＶ、ドース量が例えば１×１０１４ｃ
ｍ−２の条件で、ｐ型半導体基板１を回転させながらヒ
素をイオン注入して、第１のｎ型拡散層１１ｂを形成す
る。更に図３(d) において、ｐ型半導体基板１の法線に
対して角度φ2 （例えば３０°）、加速電圧が例えば３
０ｋｅＶ、ドース量が例えば７×１０１４ｃｍ−２の条
件で、ｐ型半導体基板１を回転させながらヒ素をイオン
注入して、第２のｎ型拡散層１２ｂを形成する。
【００２０】また図３(e) において、ｐ型半導体基板１
及び複合ゲート電極６の上に酸化膜１７を例えばＣＶＤ
（化学気相成長）法により形成する。次いで図３(f) に
おいて、酸化膜１７を異方性エッチング法によりエッチ
ングすることにより、複合ゲート電極６の側面に側壁酸
化膜１８を形成する。更に図３(g) において、ｐ型半導
体基板１に対し垂直で、また加速電圧が例えば７０ｋｅ
Ｖ、ドース量が例えば５×１０１５ｃｍ−２の条件で、
ヒ素をイオン注入し、高濃度ｎ＋ 型拡散層１４ｂを形
成する。以上の工程により、ソース１５ｂとドレイン１
６ｂとを対称的に設けることができる。
【００２１】以上説明した本発明の第１及び第２の実施
例では、２度の注入角度の異なるヒ素のイオン注入によ
って第１のｎ型拡散層と第２のｎ型拡散層を形成し、浮
遊ゲート電極３下端部分に拡がる比較的濃度の低いｎ型
拡散層を設けたが、３度以上の角度の違うヒ素のイオン
注入で形成してもよい。またｎ型拡散層を形成する注入
ソースにはヒ素を用いたが、リン等の他のｎ型不純物イ
オンでも構わない。更に、これら第１及び第２の実施例
ではｐ型拡散層を設けたが、このｐ型拡散層は無くても
構わない。
【００２２】
【発明の効果】以上説明したように本発明は、第１導電
型の半導体基板上に第１のゲート絶縁膜、浮遊ゲート電
極、第２のゲート絶縁膜、制御ゲート電極を順次積層し
て形成した後、前記半導体基板表面の浮遊ゲート電極下
端部分に拡がるドレインの第２導電型拡散層を２回以上
の角度の異なる第２導電型不純物イオンのイオン注入に
より形成するようにしたものである。このため、第２導
電型拡散層の浮遊ゲート電極下部の接合端における濃度
形状が緩やかにすることができる。そしてこの結果、ド
レイン電圧を印加したときには、第２導電型拡散層端に
おける電界を弱くすることができる。
【００２３】また、生成された正孔が接合端における電
界により高いエネルギーを持って第１のゲート絶縁膜ま
たは浮遊ゲート電極に注入される割合が減少する。この
ため、ドレインディスターブ、並びに書込み動作時の第
１のゲート絶縁膜や浮遊ゲート電極へのホットな正孔の
注入を抑制でき、信頼性の高い不揮発性半導体記憶装置
を得ることができる。
【図面の簡単な説明】
【図１】(a) 〜(e) は本発明の第１の実施例の製造方法
の各工程を示した説明図である。
【図２】(a) は本発明の第１の実施例における、また
(b) は従来例おける、ドレインのｎ型拡散層の接合形状
をそれぞれ示す断面図である。
【図３】(a) 、(b) は本発明の第１の実施例と従来例に
おける浮遊ゲート電極下端部ドレインのｎ型拡散層の深
さ方向と位置の不純物濃度分布をそれぞれ示したグラフ
である。
【図４】(a) 〜(g) は本発明の第２の実施例の製造方法
の各工程を示した説明図である。
【図５】(a) 〜(d) は、従来例の製造方法の各工程を示
した説明図である。
【符号の説明】
１ ｐ型半導体基板 ２ 第１のゲート絶縁膜 ３ 浮遊ゲート電極 ４ 第２のゲート絶縁膜 ５ 制御ゲート電極 ６ 複合ゲート電極 ７ ソース形成領域 ８ ドレイン形成領域 ９ フォトレジスト １０ａ，１０ｂ，１０ｃ ｐ型拡散層 １１ａ，１１ｂ 第１のｎ型拡散層 １２ａ，１２ｂ 第２のｎ型拡散層 １３ フォトレジスト １４ａ，１４ｂ，１４ｃ 高濃度ｎ＋ 型拡散層 １５ａ，１５ｂ，１５ｃ ソース １６，１６ａ，１６ｂ，１６ｃ ドレイン １７ 酸化膜 １８ 側壁酸化膜 １９ ｎ型拡散層 θ1 ，θ2 ，θ3 ボロンイオン注入角度 ψ1 ，ψ2 ヒ素イオン注入角度 φ1 ，φ2 ヒ素イオン注入角度
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板の一主面上に第
    １のゲート絶縁膜、浮遊ゲート電極、第２のゲート絶縁
    膜、並びに制御ゲート電極が順次積層された複合ゲート
    電極を有する不揮発性半導体記憶装置の製造方法におい
    て、 前記半導体基板の一主面に立てた法線に対し一定の角度
    をもつ第１の角度で第２導電型の不純物をイオン注入
    し、前記複合ゲート電極下端の前記半導体基板に拡散領
    域を形成する工程と、 前記半導体基板の一主面に立てた法線に対し一定の角度
    をもつ第２の角度で、前記複合ゲート電極下端の前記拡
    散領域の内部に、第２導電型の不純物をイオン注入する
    工程を有することを特徴とする不揮発性半導体記憶装置
    の製造方法。
  2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
    置の製造方法において、 前記複合ゲート電極下端の前記拡散領域はドレイン形成
    領域側に形成されることを特徴とする不揮発性半導体記
    憶装置の製造方法。
  3. 【請求項３】 請求項１に記載の不揮発性半導体記憶装
    置の製造方法において、 前記第１の角度及び前記第２の角度で行う第２導電型の
    不純物のイオン注入は、前記半導体基板を回転させなが
    ら行うことを特徴とする不揮発性半導体記憶装置の製造
    方法。
  4. 【請求項４】 請求項１〜３のいずれかに記載の不揮発
    性半導体記憶装置の製造方法において、前記第１導電型
    はｐ型であり、前記第２導電型はｎ型であることを特徴
    とする不揮発性半導体記憶装置の製造方法。
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